Vitis 高层次综合用户指南(UG1399)中文版：加速FPGA编程

需积分: 5 126 浏览量更新于2024-06-23 1 收藏 16.14MB PDF 举报

Vitis 高层次综合用户指南 (UG1399)中文版是Xilinx针对其高级硬件描述语言 (HLS) 开发工具包的一份详尽指南。这份文档适用于Vitis 2023.1版本，更新日期为2023年5月10日，提供了针对FPGA的高效编程方法。Vitis是Xilinx的软件平台，它结合了软件开发工具和硬件设计流程，旨在简化从概念设计到部署的全生命周期过程。第一部分，"简介"部分介绍了Vitis高层次综合的优势，强调了该方法相对于传统Vivado HLS的改进，以及全新的Vitis Unified IDE（统一开发环境），它整合了编程、仿真和调试工具，提供了一站式的用户体验。指南还包含了教程和示例，帮助读者快速上手。第二部分是"HLS编程指南"，详细阐述了HLS编程的核心概念和技术。其中包括： 1. 设计原则：讲述了FPGA编程的三个主要范例，即控制驱动、数据驱动任务，并解释如何在设计中组合这些范例以优化性能。 2. 抽象并行编程模型：区分了控制驱动的任务（依赖于控制流）和数据驱动的任务（基于数据流），讨论了不同模型间的混合使用策略，以及如何利用任务级并行性来提高性能。 3. 循环和阵列：介绍如何有效地处理循环结构，包括流水线、展开、合并和处理嵌套循环，以及如何将软件阵列映射到硬件存储器，优化内存访问。 4. 函数和数据类型：讲解函数的内联、流水线处理，以及各种数据类型如标准类型、复合类型、任意精度数据、全局变量、指针和矢量数据的使用。 5. 不受支持的C/C++构造：列举了当前HLS不支持的特性，如系统调用、动态内存分配、递归函数等，以避免在设计过程中出现意外行为。 6. HLS设计接口：着重于接口设计的最佳实践，确保软件和硬件之间的无缝集成。由于本摘要较长，内容涵盖了Vitis HLS的重要概念、核心技术和注意事项，对于希望深入理解和使用Vitis进行FPGA设计的开发者来说，这份文档是不可或缺的参考资料。随着技术的不断发展，建议用户始终参考最新英文文档以获取最新的特性和更新信息。

提示：GitHub 上的《Vis-HLS 简介示例》中提供了如下所示的 using_fos 示例。

#include "diamond.h"

#define NUM_WORDS 16

extern "C" {

void diamond(vecOf16Words* vecIn, vecOf16Words* vecOut, int size)

{

hls::stream<vecOf16Words> c0, c1, c2, c3, c4, c5;

assert(size % 16 == 0);

#pragma HLS dataflow

load(vecIn, c0, size);

compute_A(c0, c1, c2, size);

compute_B(c1, c3, size);

compute_C(c2, c4, size);

compute_D(c3, c4,c5, size);

store(c5, vecOut, size);

}

void load(vecOf16Words *in, hls::stream<vecOf16Words >& out, int size)

{

Loop0:

for (int i = 0; i < size; i++)

{

#pragma HLS PERFORMANCE target_ti=32

#pragma HLS LOOP_TRIPCOUNT max=32

out.write(in[i]);

}

void compute_A(hls::stream<vecOf16Words >& in, hls::stream<vecOf16Words >&

out1, hls::stream<vecOf16Words >& out2, int size)

{

Loop0:

for (int i = 0; i < size; i++)

{

#pragma HLS PERFORMANCE target_ti=32

#pragma HLS LOOP_TRIPCOUNT max=32

vecOf16Words t = in.read();

out1.write(t * 3);

out2.write(t * 3);

}

void compute_B(hls::stream<vecOf16Words >& in, hls::stream<vecOf16Words >&

out, int size)

{

Loop0:

for (int i = 0; i < size; i++)

{

#pragma HLS PERFORMANCE target_ti=32

#pragma HLS LOOP_TRIPCOUNT max=32

out.write(in.read() + 25);

}

void compute_C(hls::stream<vecOf16Words >& in, hls::stream<vecOf16Words >&

out, int size)

{

Loop0:

第一部分：简介

UG1399 (v2023.1) 2023 年 5 月 10 日

Vitis HLS 用户指南 16

Send Feedback

for (data_t i = 0; i < size; i++)

{

#pragma HLS PERFORMANCE target_ti=32

#pragma HLS LOOP_TRIPCOUNT max=32

out.write(in.read() * 2);

}

void compute_D(hls::stream<vecOf16Words >& in1, hls::stream<vecOf16Words >&

in2, hls::stream<vecOf16Words >& out, int size)

{

Loop0:

for (data_t i = 0; i < size; i++)

{

#pragma HLS PERFORMANCE target_ti=32

#pragma HLS LOOP_TRIPCOUNT max=32

out.write(in1.read() + in2.read());

}

void store(hls::stream<vecOf16Words >& in, vecOf16Words *out, int size)

{

Loop0:

for (int i = 0; i < size; i++)

{

#pragma HLS PERFORMANCE target_ti=32

#pragma HLS LOOP_TRIPCOUNT max=32

out[i] = in.read();

}

全新 Vitis Unified IDE 简介

下一代 AMD Vis

™

Unied Integrated Design Environment (IDE) 统一集成设计环境当前正处于预览阶段，适用对象包

括数据中心加速和嵌入式系统设计、AI 引擎和高层次综合 (HLS) 组件创建、平台创建以及嵌入式软件设计。如需了解

更多信息，请参阅《Vis Unied IDE 和通用命令行参考指南》(UG1553)。

全新的 Vis 工具采用自下而上的设计流程，支持您开发系统组件，然后将这些组件集成到顶层系统应用内。下一代工

具包括全新的 Vis Unied IDE 和全新的 v++ 命令行流程，用于开发 AI 引擎组件和 HLS 组件。

单一集成设计环境可以提供所有必要的功能特性，满足您编译、运行、调试核分析 FPGA 加速的数据中心应用的不同

元素或异构嵌入式系统设计的所有需求。Vis Unied IDE 支持您执行下列操作：使用 AMD Versal

™

器件的超长指令字

(VLIW) 处理器阵列来创建 AI 引擎组件；使用 HLS 组件将 C/C++ 代码综合到 RTL 设计中，运行 C 语言仿真和 C/RTL

协同仿真；在全新集成的 Vis 分析器工具中复查和分析构建和运行汇总信息。

全新的 Vis Unied IDE 能搭配 v++ 命令和 vitis-run 命令的通用命令行功能特性。无论是使用命令行还是在 Vis

Unied IDE 中工作，您都能利用单一环境所提供的紧密集成的设计环境来完成大部分设计目标。

教程与示例

为帮助您快速上手 Vis HLS，您可在以下位置找到教程与应用示例：

第一部分：全新 Vitis Unified IDE 简介

UG1399 (v2023.1) 2023 年 5 月 10 日

Vitis HLS 用户指南 17

Send Feedback

第 1 章

设计原则

简介

您可能会使用 HLS 工具来充分发挥编写 C/C++ 代码为硬件生成 RTL 的效率增益；或者您可能期望在可编程逻辑中实

现的定制硬件上加速各部分 C/C++ 算法。本章旨在帮助您了解根据 C/C++ 编写的软件算法来进行硬件综合的进程。本

文档中介绍了用于设计和创建可综合的优秀软件的基本概念，凭借其中所用方法即可使用高层次综合 (HLS) 工具将此类

软件成功转换为硬件。本文档中探讨的内容与工具无关，介绍的概念均为大部分 HLS 工具通用的概念。对于有经验的

设计师而言，这些材料能够帮助您巩固这些概念的重要性，并帮助您了解如何触达 HLS，尤其是如何构造 HLS 代码来

实现高性能设计。

吞吐量和性能

在可编程逻辑中作为定制硬件来实现的 C/C++ 函数的运行速度远高于传统 CPU/GPU 架构上可实现的速度，并且可实

现的处理速率和/或性能也更高。首先让我们来明确在硬件加速上下文中，下列术语的含义。吞吐量定义为在单位时间

内执行的特定操作的数量或者在单位时间内生成的结果数量。它是以单位时间内生成的任意对象的单位数量（汽车、摩

托车、I/O 示例、存储器字数、迭代数）来度量的。例如，“存储器带宽”一词有时用于指定存储器系统的吞吐量。同

样，性能的定义不仅是指提升吞吐量，而是在低功耗的前提下提升吞吐量。在当今世界里，降低功耗的重要性丝毫不亚

于提升吞吐量。

架构为要

为了能够更好地理解定制硬件如何对程序中某些部分进行加速，首先您需要了解您的程序在传统计算机上是如何运行

的。冯诺依曼架构是现今几乎所有计算的基础，虽然它是在 70 多年前设计完成的。此架构被视为最适合大型应用程

序，旨在保障灵活性和可编程性。但随着应用程序需求给与系统的压力开始逐渐增大，CPU 开始支持多个进程的执

行。多线程处理和/或多进程处理可包含多个系统进程（例如，同时执行两个或两个以上程序），或者可包含单个进

程，但此进程中包含多个线程。使用共享存储器系统进行多线程编程允许软件开发者在使用固定 CPU 架构的前提下，

围绕并行性来设计应用程序，因而发展势头如火如荼。但当速度不断提升的多线程 CPU 无法再满足数据处理速度时，

多核 CPU 和超线程粉墨登场，用于提升吞吐量，如右图所示。

这种通用的灵活性的代价是功耗和峰值吞吐量。现如今手机、游戏和在线视频会议无处不在，所处理的数据的性质已发

生了改变。为了实现更高的吞吐量，您必须将工作负载移至距离存储器更近的位置和/或将工作负载移入专用功能单元

内。因此，新的挑战是定义全新可编程架构，使您能够在保留足够的可编程性的同时提升性能并降低功耗成本。

现场可编程门阵列 (FPGA) 不仅能提供这种可编程性，还能提供足够的存储器带宽，从而造就了这一高性能低功耗成本

的解决方案。FPGA 与执行程序的 CPU 的不同之处在于，FPGA 可配置为定制硬件电路，其响应输入的方式与专用硬

件的行为方式相同。可重配置器件（如 FPGA）包含具备卓越灵活粒度的计算元件，从初级的逻辑门到完整的算术逻辑

单元（如数字信号处理 (DSP) 块），都一应俱全。当采用更高粒度时，即可将用户指定的可组合式逻辑单元（称为内

核）有策略地布局在 FPGA 器件上，以执行各种角色。可重配置 FPGA 器件的这一特性可支持创建定制宏架构，故而

相比传统 CPU/GPU，FPGA 在使用特定于应用程序的并行操作方面优势显著。计算能按空间映射到器件，因而较之以

处理器为核心的平台，能够提供更高的操作吞吐量。现今最新 FPGA 还可包含处理器核（基于 Arm）及其他硬化的 IP

块，无需编程到可编程逻辑中即可直接使用。

第二部分：HLS 编程指南

第 1 章：设计原则

UG1399 (v2023.1) 2023 年 5 月 10 日

Vitis HLS 用户指南 20

Send Feedback

剩余596页未读，继续阅读

嵌入式学习~

粉丝: 46
资源: 38

Vitis 高层次综合用户指南(UG1399)中文版：加速FPGA编程

最新中文版 Xilinx Vitis 高层次综合用户指南

Vitis 高层次综合用户指南2021.2

Vi 用户手册 中文版

c-ug1399-vitis-hls c-ug1399-vitis-hls

ug1399-vitis-hls.pdf

Xilinx Vitis HLS 2022指南：高级综合开发全面解析

"Vitis HLS 用户指南2022年4月版：入门指南和包容性语言宣言

Vitis HLS移植指南：从Vivado HLS到Vitis平台

Vitis HLS 使用手册：快速入门与综合概览

掌握Vivado HLS：Xilinx的高级综合学习资料

最新资源

Vi 用户手册中文版