英飞凌AURIX TC27x D-Step芯片详细用户手册：5000+页设计与应用指南

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资源详情

资源推荐

TC27x D-Step

Table of Contents

User’s Manual L-4 V2.2, 2014-12

5.3.2 Instruction Fetch Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-6

5.3.3 Execution Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-7

5.3.4 General Purpose Register File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8

5.4 TC1.6E Implementation Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-10

5.4.1 CPU Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-10

5.4.2 Instruction Fetch Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-11

5.4.3 Execution Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-12

5.4.4 General Purpose Register File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-13

5.5 Summary of functional changes from TC1.3.1 . . . . . . . . . . . . . . . . . . . 5-14

5.6 CPU Implementation-Specific Features . . . . . . . . . . . . . . . . . . . . . . . . . 5-15

5.6.1 Context Save Areas / Context Operations . . . . . . . . . . . . . . . . . . . . . 5-15

5.6.2 Program Counter (PC) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-15

5.6.3 Store Buffers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-16

5.6.4 Interrupt System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-17

5.6.5 Trap System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-17

5.6.6 Memory Integrity Error Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-19

5.6.6.1 Program Side Memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-19

5.6.6.2 Data Side Memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-20

5.6.6.3 Memory Initialisation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-22

5.6.7 WAIT Instruction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-22

5.6.8 Instruction Memory Range Limitations . . . . . . . . . . . . . . . . . . . . . . . 5-22

5.6.9 Atomicity of Data Accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-23

5.6.10 A11 usage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-24

5.7 Memory Addressing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-25

5.7.1 CSFR and SFR base Locations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-25

5.7.2 Local and Global Addressing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-25

5.7.3 Cache Memory Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-26

5.8 CPU Subsystem Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-27

5.8.1 CPU Core Special Function Registers (CSFR) . . . . . . . . . . . . . . . . . 5-28

5.8.1.1 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-28

5.8.2 CPU General Purpose Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-40

5.8.3 CPU Memory Protection Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 5-40

5.8.4 Temporal Protection Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-40

5.8.5 FPU Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-41

5.8.6 Memory Integrity Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-42

5.8.6.1 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-43

5.8.7 CPU Core Debug and Performance Counter Registers . . . . . . . . . . 5-53

5.8.7.1 Counter Source Details . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-53

5.8.8 Summary of CSFR Reset Values and Access Modes . . . . . . . . . . . . 5-56

5.8.9 Summary of SFR Reset Values and Access modes . . . . . . . . . . . . . 5-67

5.9 CPU Instruction Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-71

5.9.1 Integer-Pipeline Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-72

5.9.1.1 Simple Arithmetic Instruction Timings . . . . . . . . . . . . . . . . . . . . . . 5-72

TC27x D-Step

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User’s Manual L-5 V2.2, 2014-12

5.9.1.2 Multiply Instruction Timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-76

5.9.1.3 Multiply Accumulate (MAC) Instruction Timing . . . . . . . . . . . . . . . 5-77

5.9.1.4 Control Flow Instruction Timing TC1.6P . . . . . . . . . . . . . . . . . . . . 5-78

5.9.1.5 Control Flow Instruction Timing TC1.6E . . . . . . . . . . . . . . . . . . . . 5-79

5.9.2 Load-Store Pipeline Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-80

5.9.2.1 Address Arithmetic Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-80

5.9.2.2 CSA Control Flow Instruction Timing . . . . . . . . . . . . . . . . . . . . . . . 5-81

5.9.2.3 Load Instruction Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-81

5.9.2.4 Store Instruction Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-83

5.9.3 Floating Point Pipeline Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-84

5.10 Program Memory Interface (PMI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-85

5.10.1 TC1.6P PMI Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-85

5.10.1.1 TC1.6P Scratchpad RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-86

5.10.1.2 TC1.6P Program Cache . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-86

5.10.1.3 TC1.6P Program Line Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-88

5.10.1.4 TC1.6P CPU Slave Interface (CPS) . . . . . . . . . . . . . . . . . . . . . . . 5-88

5.10.2 TC1.6E PMI Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-89

5.10.2.1 TC1.6E Program Scratchpad RAM . . . . . . . . . . . . . . . . . . . . . . . . 5-90

5.10.2.2 TC1.6E Program Cache . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-90

5.10.2.3 TC1.6E Program Line Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-92

5.10.2.4 TC1.6E CPU Slave Interface (CPS) . . . . . . . . . . . . . . . . . . . . . . . 5-92

5.10.3 PMI Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-93

5.10.3.1 PMI Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-93

5.11 Data Memory Interface (DMI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-98

5.11.1 TC1.6P DMI Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-98

5.11.1.1 TC1.6P Data Scratchpad RAM (DSPR) . . . . . . . . . . . . . . . . . . . . 5-99

5.11.1.2 TC1.6P Data Cache (DCACHE) . . . . . . . . . . . . . . . . . . . . . . . . . . 5-99

5.11.2 TC1.6E DMI Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-101

5.11.2.1 TC1.6E Data Scratchpad RAM (DSPR) . . . . . . . . . . . . . . . . . . . 5-102

5.11.2.2 TC1.6E Data Read Buffer (DRB) . . . . . . . . . . . . . . . . . . . . . . . . . 5-102

5.11.3 DMI Trap Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-103

5.11.4 DMI Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-105

5.11.4.1 DMI Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-105

5.12 Safety Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-111

5.12.1 SRI Data Master Address Phase Error Injection . . . . . . . . . . . . . . . 5-111

5.12.2 SRI Data Master Write Phase Error Injection . . . . . . . . . . . . . . . . . 5-111

5.12.3 SRI Data Slave Read Phase Error Injection . . . . . . . . . . . . . . . . . . 5-111

5.12.4 SRI Error Capture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-112

5.12.5 SRI Safe Data Master tag . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-112

5.12.6 Safety Memory Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-112

5.12.7 Safety Register Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-113

5.12.8 Lock Step Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-113

5.12.9 MBIST usage recommendations . . . . . . . . . . . . . . . . . . . . . . . . . . 5-114

TC27x D-Step

Table of Contents

User’s Manual L-6 V2.2, 2014-12

5.12.10 Registers Implementing Safety Features . . . . . . . . . . . . . . . . . . . . . 5-115

6 Lockstep Comparator Logic (LCL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-1

6.1 Feature List . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-1

6.2 Lockstep Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-1

6.3 Lockstep Monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-1

6.4 Lockstep Self Test . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-2

6.5 Lockstep Failure Signalling Test . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-4

6.6 Functional Redundancy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-4

6.7 Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-5

7 System Control Units . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-1

7.1 Clocking and Clock Control Unit (CCU) . . . . . . . . . . . . . . . . . . . . . . . . . 7-2

7.1.1 Clock Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-2

7.1.1.1 Oscillator Circuit (OSC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-3

7.1.1.2 Back-up Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-11

7.1.2 Clock Speed Upscaling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-11

7.1.2.1 Phase-Locked Loop (PLL) Module . . . . . . . . . . . . . . . . . . . . . . . . 7-11

7.1.2.2 ERAY Phase-Locked Loop (PLL_ERAY) Module . . . . . . . . . . . . . 7-27

7.1.3 Clock Distribution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-40

7.1.3.1 Clock Control Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-43

7.1.4 Individual Clock Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-68

7.1.4.1 Clock Control Register CLC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-68

7.1.5 Clock Monitors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-72

7.1.5.1 Clock Monitor Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-74

7.1.6 Clock Emergency Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-79

7.1.7 External Clock Output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-79

7.1.7.1 Programmable Frequency Output for EXTCLK0 . . . . . . . . . . . . . . 7-79

7.1.7.2 Programmable Frequency Output for EXTCLK1 . . . . . . . . . . . . . . 7-82

7.1.7.3 Clock Output Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-84

7.1.8 Clock Generation Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-88

7.1.8.1 Example Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-88

7.1.9 CCU Register Address . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-90

7.1.10 CCU Kernel Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-90

7.2 Reset Control Unit (RCU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-92

7.2.1 Reset Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-93

7.2.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-93

7.2.1.2 Reset Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-93

7.2.1.3 Reset Sources Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-94

7.2.1.4 Warm and Cold Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-94

7.2.1.5 EVR Resets and PORST . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-95

7.2.1.6 Module Reset Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-95

7.2.1.7 General Reset Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-97

7.2.1.8 Reset Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-97

TC27x D-Step

Table of Contents

User’s Manual L-7 V2.2, 2014-12

7.2.1.9 Shutdown and Reset Delay Timeout Counter (TOUTCNT) . . . . . . 7-98

7.2.1.10 Reset Triggers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-99

7.2.1.11 Debug Reset Specific Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . 7-100

7.2.1.12 Module Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-100

7.2.1.13 Reset Controller Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-102

7.2.2 External Reset Sources and Indications . . . . . . . . . . . . . . . . . . . . . 7-112

7.2.2.1 External Service Requests (ESRx

) . . . . . . . . . . . . . . . . . . . . . . . 7-112

7.2.3 Boot Software Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-124

7.2.3.1 Configuration done with Start-up . . . . . . . . . . . . . . . . . . . . . . . . . 7-124

7.2.3.2 Start-up Configuration Options . . . . . . . . . . . . . . . . . . . . . . . . . . 7-124

7.2.3.3 Status Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-125

7.2.4 NMI Trap Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-128

7.2.4.1 Trap Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-129

7.2.5 RCU Register Address . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-133

7.2.6 RCU Kernel Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-133

7.3 Power Supply & Power Management Controller (PMC) . . . . . . . . . . . 7-135

7.3.1 Power Supply and Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-136

7.3.1.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-136

7.3.1.2 Supply Mode and Topology Selection . . . . . . . . . . . . . . . . . . . . . 7-136

7.3.1.3 Linear Regulator Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-142

7.3.1.4 Step-down Regulator Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-144

7.3.1.5 External Supply Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-147

7.3.1.6 Components and Layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-148

7.3.1.7 Voltage Monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-150

7.3.1.8 100 MHz EVR Clock Source . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-154

7.3.1.9 Sequence during Power-up and Power-down . . . . . . . . . . . . . . 7-155

7.3.1.10 EVR Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-163

7.3.2 Power Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-192

7.3.2.1 Power Management Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-192

7.3.2.2 Idle Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-195

7.3.2.3 Sleep Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-197

7.3.2.4 Standby Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-198

7.3.2.5 Power Management Registers . . . . . . . . . . . . . . . . . . . . . . . . . . 7-207

7.3.3 Power Management Register Address . . . . . . . . . . . . . . . . . . . . . . 7-221

7.3.4 PMC Kernel Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-221

7.4 System Control Unit (SCU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-225

7.4.1 External Request Unit (ERU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-226

7.4.1.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-226

7.4.1.2 ERU Input Pin Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-229

7.4.1.3 External Request Selecter Unit (ERS) . . . . . . . . . . . . . . . . . . . . . 7-230

7.4.1.4 Event Trigger Logic (ETL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-230

7.4.1.5 Connecting Matrix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-232

7.4.1.6 Output Gating Unit (OGU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-234

TC27x D-Step

Table of Contents

User’s Manual L-8 V2.2, 2014-12

7.4.1.7 ERU Output Pin Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-238

7.4.1.8 External Request Unit Registers . . . . . . . . . . . . . . . . . . . . . . . . . 7-239

7.4.2 Lockstep CPU Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-249

7.4.2.1 Logic Monitor Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . 7-250

7.4.3 Die Temperature Measurement . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-255

7.4.3.1 Die Temperature Sensor Register . . . . . . . . . . . . . . . . . . . . . . . . 7-256

7.4.4 Watchdog Timers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-261

7.4.4.1 Watchdog Timers Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-261

7.4.4.2 Features of the Watchdog Timers . . . . . . . . . . . . . . . . . . . . . . . . 7-264

7.4.4.3 The Endinit Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-264

7.4.4.4 Timer Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-271

7.4.4.5 Watchdog Timer Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-275

7.4.5 Emergency Stop Output Control . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-289

7.4.5.1 Port Triggered Emergency Stop . . . . . . . . . . . . . . . . . . . . . . . . . 7-289

7.4.5.2 SMU Event Triggered Emergency Stop . . . . . . . . . . . . . . . . . . . . 7-290

7.4.5.3 Emergency Stop Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-291

7.4.6 LBIST Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-293

7.4.6.1 LBIST Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-293

7.4.7 Global Overlay Controls . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-297

7.4.7.1 Global Overlay Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-298

7.4.8 Miscellaneous System Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-303

7.4.8.1 System Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-303

7.4.8.2 Identification Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-305

7.4.8.3 SCU Access Restriction Registers . . . . . . . . . . . . . . . . . . . . . . . 7-309

7.4.9 SCU Register Address . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-311

7.4.10 SCU Kernel Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-311

8 Memory Test Unit (MTU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-1

8.1 Memory Content Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-1

8.1.1 Non-Security Applications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-1

8.1.2 Security Applications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-2

8.2 Safety Notifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-2

8.3 Memory Test Unit (MTU) Kernel Registers . . . . . . . . . . . . . . . . . . . . . . . 8-2

8.3.1 Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-3

8.3.2 MTU Register Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-13

8.4 Memory Controllers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-15

8.4.1 Control and Status Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-16

8.4.1.1 Direct CPU Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-16

8.4.2 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-17

8.4.2.1 MBIST/ECC Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-17

8.4.3 Safety Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-35

8.4.4 Operation Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-38

8.4.4.1 Starting a Memory Test Sequence (example) . . . . . . . . . . . . . . . . 8-38

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