22nm工艺下的低功耗抗软错误锁存器设计

"该文提出一种新型的C单元的连接方法，通过改变P型和N型晶体管的栅端连接，实现自恢复功能，降低动态消耗和硬件开销。采用点加强型C单元作为输出级电路，增强抗单粒子翻转能力。基于这些改进设计了一种抗软错误锁存器，优化输入信号传递，提高临界电荷量，实现在22nm工艺下，相比现有锁存器电路在功耗延迟积方面有显著提升，同时具有优秀的抗软错误能力。" 本文主要讨论了一种创新的低功耗抗软错误锁存器设计，该设计针对传统的锁存器存在的问题进行了优化。锁存器是数字系统中的基本组件，用于存储数据状态。然而，随着技术的发展，尤其是在纳米级别工艺的半导体器件中，锁存器容易受到宇宙射线等引起的软错误影响，导致数据错误。因此，设计抗软错误的锁存器显得至关重要。 文章首先介绍了一种新型的C单元连接方式。传统C单元的P型和N型晶体管的栅极通常连接在输出节点的顶部或底部。文中提出将这些晶体管的栅极改接到输出节点，利用晶体管自身的反馈机制创建一个自恢复路径。这种设计可以减少动态能量消耗，并减少额外的硬件需求，从而降低了功耗。 其次，为了增强锁存器对单粒子翻转（Single Event Upset，SEU）的抵抗力，采用了点加强型C单元作为输出级电路。这种优化的C单元设计可以更有效地防止因单个粒子撞击导致的数据翻转，提高了系统的可靠性。 然后，文章提出了一种新的抗软错误锁存器架构，它允许输入信号经过传输门后直接传递到输出端，减少了信号延迟。同时，通过节点间的反馈比较机制，提升了电路各节点的临界电荷量，这意味着需要更大的能量才能改变这些节点的状态，进一步增强了抗软错误的能力。 在22纳米工艺的模拟测试中，新设计的锁存器在保持优秀抗软错误性能的同时，其功耗延迟积（Power Delay Product，PDP）相较于现有的锁存器电路有了显著提升，平均提升了26.74%到97.50%。这一成果对于未来微电子设备的设计具有重要的指导意义，特别是在高辐射环境或深太空应用中，对低功耗、高可靠性的要求更为迫切。 总结来说，这篇研究论文提出了一种新型的低功耗抗软错误锁存器设计，通过独特的C单元连接方法和输出级电路优化，实现了功耗和抗软错误性能的双重提升。这对于未来电子设备的可靠性提升以及能效优化提供了新的思路和解决方案。