杭州电子科技大学：8位数控分频器设计与VHDL实现

本篇实验报告关注于杭州电子科技大学的《EDA技术》课程中的一项任务，即设计一个数控分频器。实验设计的目标是利用两个基础模块，如例6-20提供的电路单元，创建一个能够根据两个8位输入数据控制正负脉冲宽度的电路。设计的核心是实现一个8位数控分频器，其功能通过VHDL编程语言实现。 首先，实验设计的要求明确了输入端口，包括DU和DW，它们是8位二进制数，用STD_LOGIC_VECTOR类型表示。时钟信号CLK用于同步操作，而输出端口FOUT是一个BUFFER型的STD_LOGIC信号，用于输出处理后的结果。为了实现内部逻辑的连接，设计者定义了两个信号TF和TD，作为器件内部的数据传递线，使用port map()函数将各个模块按照要求连接起来。 电路功能部分，设计者首先构建了一个名为P_REG的过程，该过程对时钟信号进行处理。当时钟上升沿（CLK 'EVENT AND CLK = '1'）发生时，检查计数器CNT8的状态。如果计数器满（CNT8="11111111"），则将输入数据D赋值给CNT8，并使FULL信号置‘1’表示正脉冲，反之，计数器加1并保持FULL信号为‘0’，表示负脉冲。P_DIV过程进一步处理FULL信号，当FULL变为‘1’时，执行计数反转（CNT2:= NOT CNT2），并根据CNT2的状态控制FOUT的输出，从而实现分频效果。 整个设计采用VHDL语言，包括标准库声明（LIBRARY IEEE;）、所需模块引用（USE IEEE.STD_LOGIC_1164.ALL;和IEEE.STD_LOGIC_UNSIGNED.ALL;），以及实体（ENTITY DVFIS）和架构（ARCHITECTURE ONE OF DVFIS）的定义。通过这些步骤，设计者构建了一个灵活且可控的数控分频器，能根据输入数据动态调整输出方波的脉宽。 在实际操作中，学生需要熟悉VHDL语法，理解计数器和触发器的原理，以及如何通过流程控制来实现数字逻辑的功能。此外，该实验还涉及了模块化设计的思想，通过将复杂问题分解成更小的模块来简化设计过程。通过完成这个实验，学生可以提升数字逻辑设计和仿真能力，为后续的数字系统设计打下坚实的基础。