计算机组成原理实验：多功能ALU设计

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"本次实验是於文卓同学在2019年4月9日完成的计算机组成原理课程设计的一部分，主要任务是设计一个多功能ALU，并通过Verilog HDL进行行为描述和建模。实验由冯建文老师指导，在1-225实验室进行，使用的设备编号为#9。实验的目的是让学生深入理解ALU的工作原理，同时掌握运算器设计的核心技术，以及熟练运用Verilog HDL进行硬件描述语言编程。实验的主要目标是设计一个能够执行多种运算的ALU单元，这将作为后续CPU设计的基础组件。实验要求学生利用Verilog HDL中的case语句来实现ALU的功能，包括但不限于加法、减法、逻辑操作等。ALU应能处理各种基本算术和逻辑运算，以满足不同计算需求。在设计过程中，学生需要考虑如何通过控制信号来选择不同的运算模式，以及如何正确地处理数据输入和结果输出。此外，为了验证ALU设计的正确性，还需构建一个独立的测试模块。这个验证模块不仅要调用ALU，还需要包含一套测试用例，通过开关控制来选取不同的输入数据和预期结果，以便在仿真环境中检查ALU的实际输出是否符合预期。实验中，於文卓同学需要完成以下具体任务： 1. 定义ALU的基本结构和操作，包括输入和输出信号定义，以及用于选择运算类型的控制信号。 2. 编写Verilog代码，使用case语句来实现ALU的各种运算功能。 3. 设计并实现测试模块，确保ALU能够在各种操作模式下正常工作。 4. 进行逻辑综合和仿真，分析和调试可能出现的问题，直至ALU模块完全符合设计要求。通过这个实验，於文卓不仅可以提升硬件描述语言编程的能力，还能深入理解CPU内部的重要组件——ALU的工作原理，这对于进一步学习计算机系统设计至关重要。同时，此实验也强调了实际操作和问题解决能力，对于培养学生的工程实践技能有着积极的影响。"

// Design Name:

// Module Name: choice

// Project Name:

// Target Devices:

// Tool versions:

// Description:

// Dependencies:

// Revision:

// Revision 0.01 - File Created

// Additional Comments:

//////////////////////////////////////////////////////////////////////////////////

module choice(

input [2:0]A_SW,

input [2:0]B_SW,

output reg[31:0] A,B

);

always @(*)

begin

case(A_SW)

3'b000:begin A=32'h0000_0000;end

3'b001:begin A=32'h0000_0003;end

3'b010:begin A=32'h8000_0000;end

3'b011:begin A=32'h7FFF_FFFF;end

3'b100:begin A=32'hFFFF_FFFF;end

3'b101:begin A=32'h8000_0000;end

3'b110:begin A=32'h1234_5678;end

3'b111:begin A=32'h9ABC_DEF0;end

default:begin A=32'h9ABC_DEF0;end

endcase

end

always @(*)

begin

case(B_SW)

3'b000:begin B=32'h0000_0000;end

3'b001:begin B=32'h0000_0607;end

3'b010:begin B=32'h8000_0000;end

3'b011:begin B=32'h7FFF_FFFF;end

3'b100:begin B=32'hFFFF_FFFF;end

3'b101:begin B=32'hFFFF_FFFF;end

3'b110:begin B=32'h3333_2222;end

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