开放验证方法学实战指南

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"Open Verification Methodology Cookbook 由 Mark Glasser 编写，是 OVM 开发的重要参考资料。本书由 Mentor Graphics Corporation 出版，详细介绍了 Open Verification Methodology 的使用方法和实践指导。" Open Verification Methodology (OVM) 是一种基于 SystemVerilog 的验证方法学，旨在提高数字设计验证的效率和重用性。它提供了一种结构化的方法来构建验证环境，允许设计者在验证组件之间共享数据，并且支持高级验证概念如事务、覆盖率和并发处理。这本书《Open Verification Methodology Cookbook》是学习和实施 OVM 的关键资源。作者 Mark Glasser 是 Mentor Graphics Corporation 的专家，他在书中详细解释了如何使用 OVM 来创建高效、可扩展的验证环境。内容可能包括以下几个核心知识点： 1. **OVM 架构**：OVM 提供了一个层次化的架构，包括顶级环境、代理（Agents）、监视器（Monitors）、驱动（Drivers）和断言（Assertions）。这些组件协同工作，确保了验证的系统性和完整性。 2. **事务模型**：OVM 支持事务级别的建模，使得可以定义和处理复杂的数据传输行为。书中会介绍如何定义和使用自定义事务类型。 3. **环境构建**：讲解如何使用 OVM 的构建块（Building Blocks）创建验证环境，包括配置、连接和参数化组件的方法。 4. **并发与通信**：OVM 提供了事件和队列机制来管理并发组件之间的通信，书中有详细的示例展示如何利用这些机制实现高效的并发控制。 5. **覆盖度**：OVM 集成了 SystemVerilog 的覆盖度机制，书中的章节将指导读者如何设置和分析覆盖点，以评估验证的完备性。 6. **错误管理和调试**：OVM 提供了错误报告和调试工具，书会介绍如何利用它们来定位和解决验证过程中的问题。 7. **重用和扩展**：书中会讨论如何通过 OVM 的组件接口和继承机制来实现验证组件的重用和定制，以便适应不同的设计需求。 8. **最佳实践**：作者分享了一些验证过程中的最佳实践，帮助读者避免常见的陷阱和提升验证效率。这本书对于想要深入理解 OVM 和提高验证技能的工程师来说是必不可少的参考。通过学习和应用书中的内容，读者能够更好地掌握 SystemVerilog 验证方法学，提高数字设计验证的质量和效率。

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List of Figures

Figure 1-1 Comparing Design and Intent . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

Figure 1-2 Two-Loop Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

Figure 1-3 A Two-Input AND Gate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

Figure 1-4 First Testbench . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

Figure 1-5 3-Bit Counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

Figure 1-6 Testbench Organization for 3-Bit Counter . . . . . . . . . . . . . . . . . . . 17

Figure 1-7 OVM Testbench Architecture Layers . . . . . . . . . . . . . . . . . . . . . . . 20

Figure 1-8 Concentric Testbench Organization . . . . . . . . . . . . . . . . . . . . . . . . 21

Figure 1-9 A Master and a Slave . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

Figure 1-10 Connection between Operational and Analysis Domains . . . . 24

Figure 2-1 HAS-A Relationship . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

Figure 2-2 UML for a HAS-A Relationship . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

Figure 2-3 IS-A Example: Mammal Taxonomy . . . . . . . . . . . . . . . . . . . . . . . . 35

Figure 2-4 UML for IS-A Relationship . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

Figure 2-5 Example of IS-A Relationship . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

Figure 2-6 Three Classes Related with IS-A . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

Figure 3-1 Interface Inheritance (with Multiple Inheritance) . . . . . . . . . . . . 53

Figure 3-2 Put . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

Figure 3-3 Get Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

Figure 3-4 Bidirectional Transport Configuration . . . . . . . . . . . . . . . . . . . . . . 59

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Figure 3-5 Two Components Isolated with a FIFO . . . . . . . . . . . . . . . . . . . . .64

Figure 4-1 A Simple Hierarchy of Components . . . . . . . . . . . . . . . . . . . . . . . .69

Figure 4-2 Connecting an Initiator to a Target . . . . . . . . . . . . . . . . . . . . . . . . . .74

Figure 4-3 Connecting Ports and Exports through the Hierarchy . . . . . . . . .75

Figure 4-4 Control Flow through Ports and Exports . . . . . . . . . . . . . . . . . . . .78

Figure 4-5 Each Component Has a Database of Configuration Items . . . . . .83

Figure 4-6 Hierarchy of Configuration Databases . . . . . . . . . . . . . . . . . . . . . .86

Figure 4-7 Factory Override Map Data Structure . . . . . . . . . . . . . . . . . . . . . . .91

Figure 4-8 Family of Classes for the Toy Factory . . . . . . . . . . . . . . . . . . . . . . .95

Figure 4-9 Two Producers and a Consumer . . . . . . . . . . . . . . . . . . . . . . . . . .101

Figure 4-10 Interface Connecting Testbench to Hardware . . . . . . . . . . . . . .104

Figure 4-11 Layering Tests and Testbenches . . . . . . . . . . . . . . . . . . . . . . . . . .111

Figure 4-12 Hierarchical Design with Report Handlers . . . . . . . . . . . . . . . .115

Figure 4-13 Affect of a Call to set_report_id_action_hier . . . . . . . . . . . . . . .116

Figure 5-1 Transaction-Level Memory Master and Slave . . . . . . . . . . . . . . .122

Figure 5-2 Request and Response Flow between Master and Slave . . . . . .122

Figure 5-3 HFPB Pin Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .126

Figure 5-4 HFPB State Machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .126

Figure 5-5 HFPB Write Transaction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .127

Figure 5-6 HFPB Read Transaction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .128

Figure 5-7 Memory Master with Driver, Monitor, and Pin-Level Slave . . .129

Figure 5-8 Analysis Port Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .132

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Figure 6-1 Master and Slave Connected through a Transport Channel . . . 136

Figure 6-2 Simple Agent with a Driver and a Monitor . . . . . . . . . . . . . . . . . 141

Figure 6-3 Simple Agent with Driver Disabled . . . . . . . . . . . . . . . . . . . . . . . 142

Figure 6-4 Simple Agent with the Monitor Turned Off . . . . . . . . . . . . . . . . 142

Figure 6-5 HFPB Agent . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143

Figure 6-6 An Example Using an Agent . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148

Figure 6-7 Complete Topology of Agent Example . . . . . . . . . . . . . . . . . . . . 149

Figure 7-1 Simple FPU Testbench with Coverage . . . . . . . . . . . . . . . . . . . . . 151

Figure 7-2 Pinout for FPU . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157

Figure 7-3 FPU Agent . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158

Figure 7-4 Complete FPU Testbench . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160

Figure 8-1 Relationship between Sequences, Sequencer, and Driver . . . . . 166

Figure 8-2 Simple Sequence Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . 167

Figure 8-3 Processes Involved in Sequence Communication . . . . . . . . . . . . 170

Figure 8-4 UML for Sequences and Sequencers . . . . . . . . . . . . . . . . . . . . . . . 171

Figure 8-5 FPU Testbench with a Randomized Sequence . . . . . . . . . . . . . . 173

Figure 8-6 Sequences with Response Queues . . . . . . . . . . . . . . . . . . . . . . . . 176

Figure 8-7 Flow of Control between Sequence and Driver . . . . . . . . . . . . . 177

Figure 8-8 Flow of Control with a Response Handler . . . . . . . . . . . . . . . . . 179

Figure 8-9 Using Sequences to Construct a Test API for HFPB . . . . . . . . . . 182

Figure 9-1 Complete System Testbench . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186

Figure 9-2 HFPB Memory Testbench . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188

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A Practical Guide to Adopting the Universal Verification Methodology中文版.pdf

Open Verification Methodology指南：Mentor Graphics权威详解

Open Verification Methodology Cookbooks：Mark Glasser's Guide for EE

Verification Methodology Manual for SystemVerilog

The Transaction-Based Verification Methodology.pdf

IEEE Standard for Universal Verification Methodology Language Reference Manual

Universal Verification Methodology (UVM) 1.2 Class Reference

A pratical guide to adopting the universal verification methodology(UVM)

IEEE Standard_1800.2-2017 for Universal Verification Methodology Language

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