10位100MHz低功耗流水线ADC设计：功耗45mW，1.8V，1P6M工艺

本文主要探讨了一种低功耗的10位100 MHz流水线模数转换器（ADC）的设计。该ADC采用1.8 V工作电压，核心设计亮点在于利用相邻级运算放大器共享技术和逐级电容缩减技术，旨在优化功耗和芯片面积。电路结构上，ADC采用了1.5位/级的级联结构，包括一个高性能前置采样保持单元和四个共享运算放大器的MDAC。采样保持单元有助于减少由于MDAC与子ADC之间采样信号失配引起的孔径误差，从而提升电路性能。 电路共包含8个这样的1.5位级，每个级使用相同的运算放大器，但在后续级中进行了分阶段缩减，如Stage 1&2和Stage 3&4采用同一放大器，而Stage 5&6和Stage 7&8则进一步减至70%的放大器数量。这种设计策略显著降低了元件使用，同时保持了高效能。 采样保持电路部分采用了电容翻转型设计，相比于传统的电荷转移型，它具有更大的反馈系数、更少的电容，这使得电路在小面积、低噪声和低功耗方面表现出色，特别适合于高频的流水线ADC工作。在采样阶段，电路通过clkl、clkl_p和clkl_pp等信号控制操作，确保了快速稳定的采样过程。 整个电路采用TSMC 0.18 μm 1P6M CMOS工艺制造，即使在100 MHz的高采样频率下，功耗也仅有45 mW，显示出极高的能源效率。在实际测试中，当输入频率处于奈奎斯特频率范围内时，ADC的有效位数始终保持在9位以上，满足了高精度和低功耗的需求。 总结来说，本文介绍的低功耗10位100 MHz流水线ADC是一种创新设计，通过优化技术实现了高性能与低能耗的完美结合，对于现代电子设备，特别是那些对功耗敏感的应用，如移动通信和视频处理，具有重要意义。