LDPC译码器中初始信息存储阵列的VerilogA模型及HSPICE导入

"这篇工学硕士学位论文探讨了LDPC（低密度奇偶校验）码的FPGA（现场可编程门阵列）设计与实现，重点介绍了如何在VerilogA中构建模型并导入HSPICE进行仿真。文章详细阐述了LDPC译码器中的关键组成部分——初始信息存储阵列的工作原理和设计方法。" 在5G通信技术中，高效的编码和译码技术是至关重要的，而LDPC码作为一种纠错编码技术，因其优越的性能而被广泛应用。本论文由李加洪撰写，指导教师为赵旦峰教授，主要集中在LDPC码译码算法的硬件实现上，特别关注了FPGA平台的实现方案。 论文详细分析了LDPC码译码器的存储阵列结构，其中初始信息存储阵列是关键组件之一。它负责存储译码器接收到的初始信息，这些信息在译码迭代过程中保持不变，直到整个译码过程结束。对于特定的校验矩阵（由单位阵、单位循环阵和全零阵组成），初始信息被等分为N/p段，存储在IV/P块的存储阵列中。图3.16展示了这种存储布局，强调了每次变量节点更新时都需要访问这些初始信息。 译码过程中，除了初始信息存储，还有译码中间信息存储阵列和译码信息缓存。中间信息存储阵列仅存储校验矩阵中非零元素的位置信息，以减少硬件资源的消耗。鉴于校验矩阵的结构，译码信息被分块存储，存储器的数量取决于单位阵和单位循环阵的数量。 论文还提到了相关的仿真工具，如VerilogA是一种高级硬件描述语言，常用于行为建模和系统级仿真。而HSPICE则是一款高性能的电路仿真软件，常用于验证数字和模拟电路的设计。论文中详细描述了如何使用VerilogA构建LDPC译码器模型，并将其导入HSPICE进行时序仿真实验，如图3.15所示，以验证设计的正确性和效率。 该论文深入探讨了LDPC码译码器的硬件实现，特别是FPGA上的实现细节，以及利用VerilogA和HSPICE进行模型验证的技术，这对于理解5G通信系统中错误校正编码的实现具有很高的参考价值。