Tables xix
24593—Rev. 3.07—September 2002 AMD 64-Bit Technology
Tables
Table 1-1. Operating Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
Table 1-2. Interrupts and Exceptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Table 2-1. Instructions That Reference RSP . . . . . . . . . . . . . . . . . . . . . . . . 40
Table 2-2. 64-Bit Mode Near Branches, Default 64-Bit Operand Size . . . . 41
Table 2-3. Invalid Instructions in 64-Bit Mode . . . . . . . . . . . . . . . . . . . . . . 44
Table 2-4. Invalid Instructions in Long Mode . . . . . . . . . . . . . . . . . . . . . . . 45
Table 2-5. Reassigned Instructions in 64-Bit Mode. . . . . . . . . . . . . . . . . . . 45
Table 2-6. Differences Between Long Mode and Legacy Mode. . . . . . . . . 50
Table 4-1. Segment Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Table 4-2. Descriptor Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Table 4-3. Code-Segment Descriptor Types. . . . . . . . . . . . . . . . . . . . . . . . 100
Table 4-4. Data-Segment Descriptor Types . . . . . . . . . . . . . . . . . . . . . . . . 102
Table 4-5. System-Segment Descriptor Types (S=0)—Legacy Mode . . . 103
Table 4-6. System-Segment Descriptor Types—Long Mode . . . . . . . . . . 110
Table 4-7. Descriptor-Entry Field Changes in Long Mode. . . . . . . . . . . . 115
Table 5-1. Supported Paging Alternatives (CR0.PG=1) . . . . . . . . . . . . . . 146
Table 5-2. Physical-Page Protection, CR0.WP=0 . . . . . . . . . . . . . . . . . . . 175
Table 5-3. Effect of CR0.WP=1 on Supervisor Page Access . . . . . . . . . . 176
Table 6-1. System-Management Instructions . . . . . . . . . . . . . . . . . . . . . . 177
Table 7-1. Memory Access by Memory Type . . . . . . . . . . . . . . . . . . . . . . . 203
Table 7-2. Caching Policy by Memory Type . . . . . . . . . . . . . . . . . . . . . . . 203
Table 7-3. x86-64 Architecture Cache-Operating Modes . . . . . . . . . . . . . 211
Table 7-4. MTRR Type Field Encodings . . . . . . . . . . . . . . . . . . . . . . . . . . 217
Table 7-5. Fixed-Range MTRR Address Ranges . . . . . . . . . . . . . . . . . . . . 220
Table 7-6. Combined MTRR and Page-Level Memory Type with
Unmodified PAT MSR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226
Table 7-7. PAT Type Encodings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229
Table 7-8. PAT-Register PA-Field Indexing . . . . . . . . . . . . . . . . . . . . . . . 230
Table 7-9. Combined Effect of MTRR and PAT Memory Types . . . . . . . 232
Table 7-10. Extended Fixed-Range MTRR Type Encodings . . . . . . . . . . . 235
Table 8-1. Interrupt-Vector Source and Cause . . . . . . . . . . . . . . . . . . . . . 246
Table 8-2. Interrupt-Vector Classification . . . . . . . . . . . . . . . . . . . . . . . . . 247
Table 8-3. Double-Fault Exception Conditions . . . . . . . . . . . . . . . . . . . . . 253
Table 8-4. Invalid-TSS Exception Conditions . . . . . . . . . . . . . . . . . . . . . . 255