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首页Virtex-4 FPGA用户指南(v2.6):Xilinx硬件开发授权
Virtex-4 FPGA用户指南(v2.6):Xilinx硬件开发授权
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更新于2024-07-23
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Virtex-4 FPGA用户手册(UG070 v2.6)是由Xilinx公司于2008年12月1日发布的文档,专为Virtex-4系列FPGA设计开发而编写。该手册涵盖了Virtex-4 FPGA的详细功能、特性以及使用方法,是工程师在设计和配置此类器件时的重要参考资料。
Virtex-4是一款高性能的现场可编程门阵列(FPGA),它集合了大规模的逻辑资源、嵌入式处理单元以及高速I/O接口,旨在满足复杂的系统级应用需求。手册中的内容包括但不限于以下关键知识点:
1. 硬件架构:Virtex-4的逻辑单元、查找表(LUTs)、乘法器、DSP模块、BRAM、FFs等核心元件的详细介绍,以及它们如何协同工作以实现高速运算和数据处理。
2. 配置与编程:如何通过各种配置工具(如JTAG或AXI)对FPGA进行初始化和编程,包括配置文件的创建、下载和验证过程。
3. 布线与逻辑设计:介绍VHDL或Verilog等高级硬件描述语言(HDL)的使用,以及设计规则和最佳实践,帮助开发者优化电路布局和减少延迟。
4. I/O技术:探讨Virtex-4的高速串行和并行接口,如PCIe、USB、LVDS等,以及如何有效利用这些接口进行外设通信。
5. 电源管理与散热:手册可能包含关于电源规范、功耗管理和散热策略的信息,以确保系统的可靠性和稳定性。
6. 性能评估与优化:如何进行性能分析,识别瓶颈,并提供性能提升的建议,如通过资源复用、优化算法等手段提高系统效率。
7. 安全性和知识产权保护:强调了在使用Virtex-4 FPGA过程中遵守版权法规的重要性,以及如何实施有效的知识产权保护措施。
8. 错误处理与技术支持:虽然文档可能不承诺技术支持,但它可能会指导用户如何解决问题,包括常见问题的诊断和解决方法。
9. 更新与兼容性:Xilinx保留随时更改文档的权利,同时也可能提供版本更新或与后续产品版本的兼容性信息。
Virtex-4 FPGA用户手册是Xilinx提供给用户深入理解、设计和实现复杂系统的核心资源,对于任何从事此类工作的人来说,理解和掌握其内容至关重要。然而,使用手册时务必注意其限制,未经Xilinx许可不得擅自复制、分发或传播。
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UG070 (v2.6) December 1, 2008
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SSTL2_II, SSTL18_II Usage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
SSTL2_II_DCI, SSTL18_II_DCI Usage. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
DIFF_SSTL2_II, DIFF_SSTL18_II Usage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282
DIFF_SSTL2_II_DCI, DIFF_SSTL18_II_DCI Usage . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282
SSTL2 Class I (2.5V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282
SSTL2 Class II (2.5V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 283
Complementary Single-Ended (CSE) Differential SSTL2 Class II (2.5V) . . . . . . . . . . 285
SSTL18 Class I (1.8V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288
SSTL18 Class II (1.8V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 289
Complementary Single-Ended (CSE) Differential SSTL Class II (1.8V) . . . . . . . . . . . 291
Differential Termination: DIFF_TERM Attribute . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 294
LVDS and Extended LVDS (Low Voltage Differential Signaling) . . . . . . . . . . . . . . . 294
Transmitter Termination. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295
Receiver Termination . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295
HyperTransport Protocol (LDT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 296
BLVDS (Bus LVDS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297
CSE Differential LVPECL (Low-Voltage Positive Emitter-Coupled Logic) . . . . . . . 297
LVPECL Transceiver Termination . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297
I/O Standards Compatibility . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 299
I/O Standards Special Design Rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302
Rules for Combining I/O Standards in the Same Bank . . . . . . . . . . . . . . . . . . . . . . . . 302
3.3V I/O Design Guidelines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 303
I/O Standard Design Rules. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 303
Mixing Techniques . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306
Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306
Simultaneous Switching Output Limits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306
Sparse-Chevron Packages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306
Nominal PCB Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307
PCB Construction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307
Signal Return Current Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307
Load Traces. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307
Power Distribution System Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307
Nominal SSO Limit Table: Sparse Chevron . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308
Equivalent V
CCO
/GND Pairs: Sparse Chevron . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309
Nominal SSO Limit Tables: Non-Sparse Chevron . . . . . . . . . . . . . . . . . . . . . . . . . . . . 310
Equivalent V
CCO
/GND Pairs: Non-Sparse Chevron . . . . . . . . . . . . . . . . . . . . . . . . . . 314
Actual SSO Limits versus Nominal SSO Limits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314
Electrical Basis of SSO Noise . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314
Parasitic Factors Derating Method (PFDM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315
Weighted Average Calculation of SSO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 316
Calculation of Full Device SSO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317
Full Device SSO Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317
Full Device SSO Calculator. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319
Other SSO Assumptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319
LVDCI and HSLVDCI Drivers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319
Bank 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320
Chapter 7: SelectIO Logic Resources
Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 321
ILOGIC Resources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 321
Combinatorial Input Path . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323
Input DDR Overview (IDDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323
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OPPOSITE_EDGE Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323
SAME_EDGE Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 325
SAME_EDGE_PIPELINED Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 326
Input DDR Primitive (IDDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 327
IDDR VHDL and Verilog Templates . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 328
IDDR VHDL Template . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 328
IDDR Verilog Template . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 328
ILOGIC Timing Models . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 329
ILOGIC Timing Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 329
ILOGIC Timing Characteristics, DDR. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330
Input Delay Element (IDELAY) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331
IDELAY Primitive. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332
IDELAY Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 333
IDELAY Attributes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334
IDELAY Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334
Note on Instability after an Increment/Decrement Operation . . . . . . . . . . . . . . . . . . . 335
IDELAY VHDL and Verilog Instantiation Template . . . . . . . . . . . . . . . . . . . . . . . . . . 336
IDELAYCTRL Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 341
IDELAYCTRL Primitive . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 341
IDELAYCTRL Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 341
IDELAYCTRL Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342
IDELAYCTRL Locations. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 343
IDELAYCTRL Usage and Design Guidelines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 343
OLOGIC Resources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 351
Combinatorial Output Data and 3-State Control Path . . . . . . . . . . . . . . . . . . . . . . . . . 354
Output DDR Overview (ODDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354
OPPOSITE_EDGE Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354
SAME_EDGE Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 356
Clock Forwarding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 356
Output DDR Primitive (ODDR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 357
ODDR VHDL and Verilog Templates . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 358
ODDR VHDL Template . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 358
ODDR Verilog Template. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 358
OLOGIC Timing Models. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
Timing Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360
Chapter 8: Advanced SelectIO Logic Resources
Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365
Input Serial-to-Parallel Logic Resources (ISERDES). . . . . . . . . . . . . . . . . . . . . . . . . 365
ISERDES Primitive . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 367
ISERDES Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368
Combinatorial Output – O . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368
Registered Outputs – Q1 to Q6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368
Bitslip Operation – BITSLIP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368
Clock Enable Inputs – CE1 and CE2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369
High-Speed Clock Input – CLK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369
Divided Clock Input – CLKDIV . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
Serial Input Data from IOB – D. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
High-Speed Clock for Strobe-Based Memory Interfaces – OCLK . . . . . . . . . . . . . . . . . 370
Reset Input – SR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
ISERDES Attributes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 372
BITSLIP_ENABLE Attribute . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 372
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DATA_RATE Attribute. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 372
DATA_WIDTH Attribute . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 372
INTERFACE_TYPE Attribute . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 373
IOBDELAY Attribute . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 374
NUM_CE Attribute. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 374
SERDES_MODE Attribute . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 374
ISERDES Clocking Methods . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 374
ISERDES Width Expansion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375
Guidelines for Expanding the Serial-to-Parallel Converter Bit Width . . . . . . . . . . . . . 376
Verilog Instantiation Template to use Width Expansion Feature . . . . . . . . . . . . . . . . . 376
ISERDES Latencies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 379
ISERDES Timing Model and Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 379
Timing Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 380
ISERDES VHDL and Verilog Instantiation Template. . . . . . . . . . . . . . . . . . . . . . . . . . 380
ISERDES VHDL Instantiation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 380
ISERDES Verilog Instantiation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 382
BITSLIP Submodule. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383
Bitslip Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383
Bitslip Timing Model and Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384
Output Parallel-to-Serial Logic Resources (OSERDES) . . . . . . . . . . . . . . . . . . . . . . 386
Data Parallel-to-Serial Converter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 386
3-State Parallel-to-Serial Conversion. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 387
OSERDES Primitive . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 388
OSERDES Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 388
Data Path Output – OQ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389
3-state Control Output – TQ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389
High-Speed Clock Input – CLK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389
Divided Clock Input – CLKDIV . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389
Parallel Data Inputs – D1 to D6. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389
Output Data Clock Enable – OCE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389
Parallel 3-State Inputs – T1 to T4. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389
3-State Signal Clock Enable – TCE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 390
Reset Input – SR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 390
OSERDES Attributes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 391
DATA_RATE_OQ Attribute . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 391
DATA_RATE_TQ Attribute . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 392
DATA_WIDTH Attribute . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 392
SERDES_MODE Attribute . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 392
TRISTATE_WIDTH Attribute. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 392
OSERDES Width Expansion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 392
Guidelines for Expanding the Parallel-to-Serial Converter Bit Width . . . . . . . . . . . . . 393
OSERDES Latencies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 394
OSERDES Timing Model and Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 394
Timing Characteristics of 2:1 SDR Serialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 395
Timing Characteristics of 8:1 DDR Serialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 395
Timing Characteristics of 4:1 DDR 3-State Controller Serialization . . . . . . . . . . . . . . . 396
OSERDES VHDL and Verilog Instantiation Templates . . . . . . . . . . . . . . . . . . . . . . . . 398
OSERDES VHDL Template. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 398
OSERDES Verilog Template . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 399
Chapter 9: Temperature Sensing Diode
Temperature-Sensing Diode (TDP/TDN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 401
Temperature Sensor Examples. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 401
Virtex-4 FPGA User Guide www.xilinx.com 19
UG070 (v2.6) December 1, 2008
R
Maxim Remote/Local Temperature Sensors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 401
Texas Instruments Remote/Local Temperature Sensor . . . . . . . . . . . . . . . . . . . . . . . . 402
National Semiconductor (LM83 or LM86) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402
剩余405页未读,继续阅读
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