优化部分扫描设计：降低VLSI测试成本与延迟

《扫描路径设计示例 - 国科大 - 模式识别 - 2018期末试题》主要探讨了在VLSI（Very Large Scale Integration，大规模集成电路）设计中的一种优化技术——部分扫描设计。VLSI测试方法学和可测性设计是该领域的重要组成部分，针对的是如何有效地测试和设计复杂的集成电路，以确保其性能和可靠性。 全串行扫描设计是传统的电路设计方法，但它存在成本高、扫描路径长、测试时间及延迟增加的问题。部分扫描设计应运而生，目标是通过减少电路硬件成本和提高效率来改善这些问题。核心思想是只将部分触发器纳入扫描路径，而其他触发器则需要借助于时序电路的测试生成和施加机制。 部分扫描设计的关键在于选择哪些触发器加入扫描路径。设计者需要遵循一些原则，如确保触发器电路的确定性测试生成简单，以降低测试复杂性；尽量减少电路面积的增加，节省空间；减少因触发器布局导致的互连，简化电路结构；以及追求整体延迟的最小化，以提高电路性能。 图6.2中的示例展示了部分扫描设计模型，包括组合逻辑电路和时序电路的扫描路径结构。组合逻辑电路通过扫描输入信号（如D和Q）与外部信号交互，而时序电路则涉及触发器的同步操作和扫描控制信号（如CLK）。扫描路径上的触发器选择需要综合考虑测试生成的效率和电路的整体设计，这涉及到高级的测试技术和优化算法。 《VLSI测试方法学和可测性设计》一书深入介绍了这一领域的理论和实践，涵盖了电路测试的基础概念，数字电路描述和模拟方法，组合逻辑和时序电路的测试生成策略，专用可测性设计，如扫描和边界扫描，以及诸如IDDQ测试、随机和伪随机测试等高级测试技术。此外，书中还讨论了与M序列相关的测试生成方法，内建自测试（ Built-in Self-Test, BIST），数据压缩结构，以及Memory和SoC（System-on-Chip）等复杂设备的可测性设计。 该书不仅适合VLSI设计、制造、测试和应用的专业人员，也适合高校高年级学生和研究生学习，作为深入理解集成电路设计流程和技术的教材。版权保护严格，未经许可不得复制或抄袭。书中还提供了联系方式以便读者解决质量问题和举报盗版侵权行为。