通用门级网表三模冗余加固设计与优化

"面向门级网表的VLSI三模冗余加固设计" 这篇研究论文探讨了在VLSI（Very Large Scale Integration）设计中，如何采用三模冗余（TMR，Triple Modular Redundancy）技术来增强芯片的可靠性，特别是针对门级网表的通用加固方案。在航天器等高可靠性应用中，由于宇宙空间中的粒子辐射，VLSI芯片容易出现错误。三模冗余技术作为一种有效的容错策略，通常通过复制并行执行的三个相同功能模块，然后通过多数投票机制来检测和纠正错误。 然而，传统的三模冗余方法往往针对特定芯片进行定制，缺乏通用性。本文提出了一种新的、功能无关的门级网表三模冗余加固通用设计方案。该方案对时序器件和组合逻辑器件采取差异化的加固策略，以实现三模冗余。此外，方案还考虑了不同工艺库的特性，进行驱动能力优化，以适应各种设计需求。 通过将此方案工具化，研究者利用众核处理器的门级网表进行了实验评估。结果显示，全局时序器件的加固面积增加了原始网表面积的大约20%，而局部时序器件的加固面积增加了大约15%。加固方案的配置可以根据设计需求进行调整。实验数据显示，加固后的网表关键路径的平均时延增加了约15%，而在特定的设计配置下，性能仍然可以满足用户要求。 论文关键词包括：可靠性、三模冗余、时序单元、组合逻辑和门级网表。根据中国图书馆分类号，该论文属于电子学和通信领域的研究。文献标志码表示这是一篇原创性科学研究文章。论文还引用了一些相关的符号和术语，如ABCD矩阵，以及一些可能的电路模型和设计流程。 该研究为VLSI设计提供了一种更灵活、通用的三模冗余加固方法，有望提高芯片在恶劣环境下的可靠性，并降低因定制化带来的设计复杂性和成本。