VHDL基础：信号与变量赋值差异详解

在VHDL基础教程中，信号与变量在赋值处理上有着显著的区别。首先，让我们深入了解这两个概念。 1. **信号（Signal）**： - **赋值符号**: 信号的赋值通常使用`<=`操作符，表示非阻塞赋值，即信号值会在当前过程周期结束后的下一个时钟周期更新。这种延迟意味着信号不会立即反映其赋值源的变化，而是有一定的时间延迟。 - **时效性**: 信号的变化通常受到时序逻辑控制，发生在δ（delta）延时后，即信号不会立即响应其赋值语句，而是等待合适的时机。 - **多重赋值源**: 在VHDL中，信号的赋值源由最接近`END PROCESS`语句的最近赋值决定，这表明信号会保持最后一个赋值操作的结果，除非有新的赋值语句出现。 2. **变量（Variable）**： - **赋值符号**: 变量的赋值使用`:=`操作符，这是VHDL中的同步赋值，它会在语句执行时立即生效，无需等待时钟周期。 - **即时生效**: 变量的值会立即反映在其声明位置的上下文中，没有延迟。 - **赋值源**: 变量的值会跟随其赋值语句的变化而动态更新，不像信号那样可能有固定的赋值路径。 在VHDL实例中，如3.1节的2选1多路选择器电路（mux21a），实体（entity）和结构体（architecture）的定义展示了信号和变量的使用。实体部分描述了电路的外部特性，包括输入和输出信号，如`a`, `b`, `s`（输入）和`y`（输出）都是BIT类型的。信号`y`的赋值采用`<=`，在条件`s=‘0’`时取`a`的值，否则取`b`的值，这体现了信号的延迟性质。 实体的描述使用了关键字`ENTITY`, `IS`, `PORT`, 和 `ENDENTITY`，以及实体名、端口名和端口模式的规则。例如，实体名`mux21a`应具有明确的电路功能标识，实体的属性（如输入输出）必须按照规定的语法格式声明。 在编程中，信号和变量的选择取决于设计需求。如果需要实时反映状态变化，可以选择变量；对于需要延迟响应或基于时序逻辑的处理，信号更为合适。理解这些概念和它们在VHDL中的运用，是编写高效和正确的VHDL代码的关键。