华为中兴FPGA面试宝典：同步逻辑、异步电路与设计要点

"华为中兴FPGA面试题目包含FPGA设计相关的多方面知识，包括同步逻辑与异步逻辑、同步电路与异步电路的区别、时序设计、建立时间与保持时间、亚稳态、系统最高速度计算、时序约束、FPGA与CPLD的区别、锁存器与触发器、时钟资源管理、同步时序电路延时实现、FPGA内部存储器资源、时钟抖动、Verilog设计示例以及FPGA基本结构等。这些问题涵盖了FPGA设计的基础理论、实践技巧以及设计规范。" 1. 同步逻辑和异步逻辑是数字电路设计中的两种基本类型。同步逻辑中，所有组件共享同一个时钟，确保数据在正确的时间点被处理；而异步逻辑中，不同部分可能有不同的时钟，数据传输需处理时钟域之间的同步问题。 2. 同步电路的稳定性高，所有操作在时钟边沿统一进行，而异步电路灵活性更高，但可能导致不确定性和亚稳态问题。 3. 时序设计的实质是确保在指定时钟周期内，数据能正确地从输入传递到输出，同时满足建立时间和保持时间要求。 4. 建立时间和保持时间是确保触发器稳定捕获数据的关键参数。建立时间是指数据必须在时钟边沿到来前的最短时间到达，保持时间是指数据必须在时钟边沿后持续的最短时间。 5. 触发器满足建立时间和保持时间是为了避免亚稳态的发生，亚稳态会导致数据错误并在系统中传播。 6. 两级触发器可以减少亚稳态的影响，因为每个触发器都有一定的稳定时间，可以过滤掉短暂的亚稳态状态。 7. 系统最高速度计算涉及计算电路的最大延迟和时钟周期，以确保数据在每个时钟周期内能正确传递。流水线设计思想则是通过将任务分解为多个阶段，每个阶段在一个独立的时钟周期内完成，提高系统整体吞吐率。 8. 时序约束用于指导综合工具如何安排逻辑路径，确保满足时序要求。基本策略包括设置最大延迟路径、最小延迟路径和关键路径约束。 9. 附加约束通常用于指定特殊行为，如输入输出的时序、电源管理或特定引脚的分配。 10. FPGA设计工程师应关注优化逻辑利用率、时序收敛、功耗管理和模块化设计方法。 11. 异步信号同步通常通过添加同步器（通常是触发器或锁存器）来实现，确保信号在正确的时钟边沿被捕获。 12. FPGA（现场可编程门阵列）和CPLD（复杂可编程逻辑器件）的区别在于，FPGA更适合大规模并行逻辑，灵活性高，而CPLD更适合小规模、固定功能的逻辑设计，速度较快，功耗较低。 13. 锁存器和触发器都是存储元件，但锁存器在时钟控制之外也能改变状态，可能引入亚稳态，而触发器在时钟边沿才改变状态，更稳定。 14. FPGA内部的两种主要存储器资源是分布式RAM和块RAM，前者用于小型、快速访问，后者用于大容量存储。 15. 时钟抖动是时钟信号的随机波动，影响系统性能和可靠性。 16. 在FPGA设计中，可以通过分频器、PLL（锁相环）等手段产生不同频率的时钟，以满足不同部分的需求。 17. 实现同步时序电路的延时通常通过级联延迟单元，如寄存器或触发器实现。 18. FPGA中的RAM、ROM和CAM资源可以用于数据存储，但实现时需注意存储器的读写模式、大小和访问速度。 19. "线与"逻辑是逻辑运算的一种，要求所有输入同时为1时输出才为1。在硬件中实现，通常需要三态门或者OC门。 20. 竞争与冒险现象是由于逻辑路径延迟不匹配导致的输出脉冲毛刺，通过增加适当的电容或逻辑路径长度匹配可以消除。 21. Verilog设计5分频器可以通过计数器实现，每5个时钟周期输出一次低电平。 22. 使用状态机检测序列，可以定义各个状态和状态转换条件，根据输入序列更新状态，最终根据当前状态决定输出。 23. 同步复位和异步复位的主要区别在于同步复位在时钟边沿有效，异步复位则不受时钟控制，任何时候都能立即复位。 24. Moore状态机的输出仅取决于当前状态，Mealy状态机的输出既依赖于当前状态也依赖于输入。 25. 设计卖报机状态机，需要定义接受硬币、计数、卖出报纸和找零等状态，用Verilog编写状态转移逻辑。 26. FPGA的基本结构包括可编程逻辑块、I/O单元、互连资源和配置存储器等部分。 27. FPGA的程序下载方式有JTAG、SPI、UART等，JTAG通常包含TDI、TDO、TMS、TCK和TRST五条线。 28. 触发器D2的建立时间T3应小于D1的最小建立时间T1min加上组合逻辑的最大延迟T2max，保持时间T4应大于D1的最大保持时间T1max减去组合逻辑的最小延迟T2min。 以上是华为和中兴FPGA面试题目所涵盖的核心知识点，这些知识对于理解和设计FPGA系统至关重要。