动态测试压缩技术：针对小延迟缺陷的高效路径选择策略

"这篇研究论文探讨了一种针对小延迟缺陷（Small-Delay Defects, SDDs）的测试数据压缩技术，旨在优化测试响应并减小捕获时启动延迟测试的复杂性。通过有效路径选择策略，研究人员提出了一种新方法来识别最长的可测试路径，以加速SDDs的测试生成过程。该方法着重于每个门电路中的最长可测试路径，确保敏感化通过SDD位置的所有最长路径。此外，还介绍了一种基于结构分析的动态测试压缩方法，以大幅减少测试模式的数量，同时保证所有SDD的最长路径都被敏感化。通过对一组ISCAS89和IWLS05基准电路的模拟结果，证明了这种方法的有效性。" 在集成电路测试中，小延迟缺陷的检测是一项挑战，因为这些缺陷的影响通常在长时间的信号传播中才能显现。传统的测试方法需要对所有可能的最长路径进行故障效应传播分析，这不仅耗费大量的计算时间，而且可能导致测试模式数量急剧增加，从而增加了测试成本和时间。 论文提出的新技术主要分为两个关键步骤：首先，通过高效算法快速识别每个门电路中的最长可测试路径，这减少了识别这些路径所需的CPU时间。其次，采用动态测试数据压缩技术，利用结构分析来减少测试模式的数量，以保持测试的覆盖率，确保每个SDD相关的最长路径都能被有效地敏感化。这一方法的创新之处在于，它能够在降低测试数据量的同时，保证对小延迟缺陷的检测效果不打折扣。 模拟结果显示，对于ISCAS89和IWLS05标准电路库中的电路，应用该方法后，测试模式数量显著减少，但测试的准确性并未受到影响，证明了该方法在实际应用中的高效性和实用性。这种方法对于集成电路的测试优化，尤其是针对小延迟缺陷的检测，具有重要的理论和实际意义，可以提高测试效率，降低测试成本，并且有助于提升整个半导体行业的制造质量。