VHDL设计的数字钟（课程设计报告）包含各个模块 - CSDN文库

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FPGA 课程设计实验报告

基于  的  数字钟设计

一、功能介绍

．在七段数码管上具有时分秒的依次显示。

．时、分、秒的个位记满十向高位进一，分、秒的十位记满五向高位进一，小时按 

进制计数，分、秒按  进制计数。

．整点报时，当计数到整点时扬声器发出响声。

．时间设置：可以通过按键手动调节秒和分的数值。此功能中可通过按键实现整体清

零和暂停的功能。

． 灯循环显示：在时钟正常计数下， 灯被依次循环点亮。

待增加功能：

 实现手动调节闹铃时间，在制定时间使扬声器发声。

 实现微妙的快速计数功能，可实现暂停、保存当前时间、继续计数的功能。

二、设计方案

本文数字钟的设计采用了自顶向下分模块的设计。底层是实现各功能的模块，各模块由

 语言编程实现：顶层采用原理图形式调用。其中底层模块包括秒、分、时三个计数器

模块、按键去抖动模块、按键控制模块、时钟分频模块、数码管显示模块共  个模块。

设计框图如下：



图一数字钟系统设计框图

由图  可以清晰的看到数字钟系统设计中各功能模块间连接关系。系统时钟  经

过分频后产生  秒的时钟信号， 秒的时钟信号作为秒计数模块的输入信号，秒计数模块

产生的进位信号作为分计数模块的输入信号，分计数模块的进位信号作为时计数模块的输

入信号。秒计数模块、分计数模块、时计数模块的计数输出分别送到显示模块。由于设计

中要使用按键进行调节时间，而按键的动作过程中存在产生得脉冲的不稳定问题，所以就

牵扯到按键去抖动的问题，对此系统中设置了按键去抖动模块，按键去抖动模块产生稳定

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评论5

峻桑

2014-06-18

比较完整，讲的比较清楚

水水的浪漫

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