DDR_SDRAM技术总结

DDR SDRAM 技术总结

2004-6-16

摘要：

本文将介绍 DDR SDRAM 的一些概念和难点，主要结合上一篇 SDRAM 的介绍加以对

比。同时着重讲解主流 DDRII 的技术。最后结合硬件设计提出一些参考。

关键字：DDR, SDRAM，内存模组，DQS

目 录

1 概述.................................................................................................................................................2

3.5 延迟锁定回路（DLL）......................................................................................................9

4 DDR-Ⅱ 与 DDR-Ⅲ.......................................................................................................................10

4.1 DDR-Ⅱ 内存结构...............................................................................................................11

4.2 DDR-Ⅱ 的新操作与新时序设计......................................................................................12

4.3 DDR-Ⅱ 未来发展与 DDR-Ⅲ...........................................................................................17

5 内存模组.......................................................................................................................................23

5.1 内存模组的分类................................................................................................................23

5.2 未来模组的技术发展........................................................................................................24

1 概述

2 DDR的基本原理

我们看 DDR 正规的时序图。

DDR SDRAM 读操作时序图

从中可以发现它多了两个信号： CLK#与 DQS，CLK#与正常 CLK 时钟相位相反，形成差分时钟信号。而数据

的传输在 CLK 与 CLK#的交叉点进行，可见在 CLK 的上升与下降沿（此时正好是 CLK#的上升沿）都有数据被

触发，从而实现 DDR。在此，我们可以说通过差分信号达到了 DDR 的目的，甚至讲 CLK#帮助了第二个数据

的触发，但这只是对表面现象的简单描述，从严格的定义上讲并不能这么说。之所以能实现 DDR，还要从其内

部的改进说起。

（上图可点击放大）

两路 4bit 数据传给复用器，由后者将它们合并为一路 4bit 数据流，然后由发送器在 DQS 的控制下在外部时钟

上升与下降沿分两次传输 4bit 的数据给北桥。这样，如果时钟频率为 100MHz，那么在 I/O 端口处，由于是上

下沿触发，那么就是传输频率就是 200MHz。

这就是 DDR SDRAM 的工作原理，这种内部存储单元容量（也可以称为芯片内部总线位宽）=2×芯片位

宽（也可称为芯片 I/O 总线位宽）的设计，就是所谓的两位预取（2-bit Prefetch），有的公司则贴切的称之为

2-n Prefetch（n 代表芯片位宽）。

3 DDR SDRAM与SDRAM的不同

DDR SDRAM 与 SDRAM 的不同主要体现在以下几个方面。

DDR SDRAM 与 SDRAM 的主要不同对比表

（上图可点击放大）

差分时钟（参见上文“DDR SDRAM 读操作时序图”）是 DDR 的一个必要设计，但 CK#的作用，并不能理

解为第二个触发时钟（你可以在讲述 DDR 原理时简单地这么比喻），而是起到触发时钟校准的作用。由于数据

是在 CK 的上下沿触发，造成传输周期缩短了一半，因此必须要保证传输周期的稳定以确保数据的正确传输，这

就要求 CK 的上下沿间距要有精确的控制。但因为温度、电阻性能的改变等原因，CK 上下沿间距可能发生变化，

此时与其反相的 CK#就起到纠正的作用（CK 上升快下降慢，CK#则是上升慢下降快）。而由于上下沿触发的

原因，也使 CL=1.5 和 2.5 成为可能，并容易实现。