CDR的基本原理与设计思路_cdr原理,cdr原理 - CSDN文库

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5  CDR 设计

CDR 一直是比较热门的研究方向，现在比较主流的方法有接收端输入数据和本

地时钟的关系将其进行分类。常见的 CDR 拓扑结构可以分为如下的三大类：

（1）采用反馈相位跟踪结构。如 PLL，DLL（Delay Locked Loop，延迟锁

相环），PI（Phase Interpolator，相位插值器）和 IL（Injection Locked，

注入锁定）结构的 CDR。

（2）无反馈的基于过采样（Oversampling）结构的 CDR。

（ 3 ）采用相位同步但没有相位跟踪环路的 CDR ，如基于门控振荡器

[（GatedOscillator）和高 Q 带通滤波结构的 CDR。

" " 在 FPGA 内实现 CDR 属于纯数字逻辑实现方法，对于使用 PLL 或者 DLL 锁

相的方式在 PPGA 芯片上是不能够被实现，FPGA 内置的 PLL 无法直接用于

CDR，因此无反馈的基于过采样的结构是 FPGA 实现 CDR 的主流的方式。

" " "早期 FPGA 实现时钟恢复电路的方法，基本都是首先利用 FPGA 内部的锁

相环产生 N*f 的高频时钟，然后再根据输入信号控制对高速时钟的分频，从而

产生与输入信号同步的时钟信号，其中 N 决定了恢复时钟信号的相位精度，通

常 N 等于 8。因此如果输入信号的频率为 100MHz，则系统的工作频率就必须

达到 800MHz，对于中低端 FPGA，如此高的工作频率显然无法承受。虽然高

端 FPGA 可以达到 GHz 的工作频率，但其高昂的价格不适合用于普通用户。而

其它基于中低端 FPGA 实现高速时钟恢复电路的方法，要么需要外部 VCO 模块，

要么只能恢复数据而无法得到同步的时钟信号。

" " "随后出现利用 DLL 与过采样想结合的方法，具体的实现过程为利用 FPGA

的 PLL 产生多个相位的时钟，每个时钟相位都有固定的相位偏差，如 0 度、45

度、90 度。利用同一频率多相位的时钟对数据进行采样，其产生的效果与过采

样时类似，但是也会带来一些问题，受到 PLL 的限制，输出的多相位频率个数

不会太多，因此其对时钟的恢复误差会在 360/M 内，Ｍ为输出频率的个数，对

于高速的通信，该方法是不适用，对于速率在 200MHz 以内的数据通信，该方

法具有易实现，成本低，研发周期短的优势，非常适合在中低端的 FPGA 中，

实现相对高速的通信。

" " "本次设计初始的想法是通过上诉同频多相时钟采样法实现 FPGA 的 CRD，

同频多相时钟采样法需要在 FPGA 片内 PLL 或 DCM 产生 N 个与接收数据频率

相近、相位相差 2π/N 的参考时钟，占用较多的 PLL 和全局时钟资源，而数据

延迟链采样法一般以片内逻辑和布线资源构造抽头延迟线，延迟性能与芯片型

号相关，且温度变化会造成该方法实现困难且可靠性较低，同时 PLL 的固有抖

动,这种附加抖动会引起数据有效窗口的相应减小, 这样也会限制高速电路的性

能。

" " "同时还有个设想，上述所有的方法原理都是对时钟进行相位的调整，以达到

采样时钟与数据同步，可以设想在保持采样时钟不变的情况下，通过延时链将

数据进行多抽头等延时输出，由时钟进行采样，以获得与时钟匹配的数据。该

设想在部分论文中也得到证实，做法是将输入数据延时 45 度后，与同频多相

的方法配合使用，可以在获得 8 倍采样效果的情况下，只用 4 个不同相位的时

钟输入。不过该延时单元是建立在 FPGA 内部有标准的 delay 模块，用户可设

置延时步长，这种延迟单元在 xilinx 的 vitex-4 以上的 FPGA 中可以使用，而

HR03 没有类似的延迟单元，所以实现也有一定的困难。

" " "对于上面的设想，初步的想法是利用 FPGA 内部的反相器代替延时单元，

将输入的数据经过一个由反相器组成的延时链，并将数据通过延时链抽头输出，

通过对所有输出的 bit 流数据进行边沿抓取，获得与时钟同步的抽头数据。该

方法预计会遇到的问题是反相器的延时，如果一个反相器的延时为 1ns，其对

200MHz 的数据延时相对于 5 倍的过采样，因此要做到高速率受限于 FPGA 的

反相器的延时，可能还有其他的一些问题，需要在实际操作中进一步实验。

" " 下面对现在比较主流的 CDR 方法做一些简单的介绍。

1.1CDR 的工作原理

" " 一个简单的时钟数据恢复电路示意图如图所示。时钟数据恢复主要完成两个

工作，一个是时钟恢复，一个是数据重定时，也就是数据的恢复。时钟恢复主

要是从接收到的 NRZ（非归零码）码中将嵌入在数据中的时钟信息提取出来。

通常 CDR 是一个有振荡器的反馈环路，通过环路调节振荡时钟的相位来跟踪

输入数据中的嵌入时钟。通过分析 NRZ 码的特征可以知道，在随机二进制数

据的谱密度中，没有包含数据速率处的谱线，即没有时钟提取所需要的直接信

息。为了找到时钟信息，一般采取的办法是边沿检测技术。为了确定最终的采

样时钟相位，CDR 中还必须有相位误差检测电路。

" " " " " " " " " " " " "

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评论5

马克love

2023-07-26

这份文件对CDR的基本原理进行了简洁明了的介绍，让人容易理解。

laiwandefengAndy

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