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DDR3_fly-by拓扑设计
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更新于2023-03-16
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DDR3数据传输速率已经达到1600Mbps以上,设计采用fly-by拓扑结构,但是在使用的过程中我们需要注意一些问题,否则会带来严重的信号完整性和时序问题
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DDR3 y-by 拓扑设计
作者:汉普电子
随着数字存储设备数据传输速率越来越快,拓扑结构对于信号质量的影响越来越大,对于 DDR3 数据
传输速率已经达到 1600Mbps 以上,设计采用 y-by 拓扑结构,但是在使用的过程中我们需要注意一些问
题,否则会带来严重的信号完整性和时序问题,导致设计跑不到想要的高速率。
Fly-by 拓扑要求 stub 走线很短,当 stub 走线相对于信号边沿变化率很短时,stub 支线和负载就可以看
作电容,该电容的大小为 stub 电容和硅片 I/O 电容的总和。当存储颗粒沿分支均匀分布,且各存储颗粒之
间的电气时延相比于信号上升/下降时间较小时,stub 和硅片引入的电容会显示出分布式效应,从而改变
分支走线处的传输线特征阻抗和传播速度。下图描绘了传输线上若干抽头对应的分布式容性负载。对于容
性负载均匀的总线,其等效阻抗由下面的公式计算
分布式容性负载的影响
Z
0
'
=
√
L
C+ NC
L
/ X
其中,L 和 C 是分布式传输线的寄生效应,C
L
是负载的总电容,N 是负载的数量,X 是分布式负载对应
的传输线长度,即分支长度。
从上面公式可以看出,负载引入的电容,实际被分摊到了走线上,所以造成走线的单位电容增加,从
而降低了走线的有效阻抗。所以在设计中,我们应该将负载部分的走线设计为较高的阻抗,经过负载电容
的平均后,负载部分的走线才会和主线段阻抗保持一致,从而达到阻抗连续,降低反射的效果。
下面用 Hampoo 在实际中的一个 DDR3 设计案例,来分析对比采用高阻抗负载走线和采用主线和负载
走线同阻抗两种情况的差异。
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