1. 在 init_txn_pulse 一个高电平信号的作用下,跳转到 INIT_WRITE 状态,在 INIT_WRITE 状
态下生成一个时钟周期 start_single_burst_write 高电平信号。
2. 在 start_single_burst_write 高电平信号的作用下,生成两个时钟周期的 axi_awvalid 信号,
代码与 AXI4-Lite 类似,在主机中的源码如下所示:
3. 在 start_single_burst_write 高电平信号的作用下,生成 burst_write_ac"ve 高电平信号,
并在 M_AXI_BVALID 信号 、axi_bready 信号同时为高电平的时候,burst_write_ac"ve 变
为低电平,源码如下所示:
4. 每次写地址增长 burst_size_bytes,在源码中 burst_size_bytes=64,源码中定义如下:
每 写 入 一 个 数 地 址 增 长 C_M_AXI_DATA_WIDTH/8=4 , 且 每 一 次 突 发 传 输 写 入
C_M_AXI_BURST_LEN 个数,在源码中定义为 16。
5. 对于写数据通道有效信号 axi_wvalid 也是在 start_single_burst_write 信号为高电平时置
高电平,与 AXI4-Lite 总线不同的是,在 wnext 信号和 axi_wlast 信号同时为高电平时,
axi_wvalid 信号才置低电平,在整个 burst 传输过程中,axi_wvalid 一直保持高电平,而