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VHDL描述的JK触发器

VHDL

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用VHDL语言描述的JK触发器 library ieee; use ieee.std_logic_1164.all;

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library ieee;

use ieee.std_logic_1164.all;

entity jk is

port(j,k,clk: in std_logic;

q,nq: buffer std_logic); --数据工作类型；

end;

architecture behave of jk is

begin

process(j,k,clk)

variable q_r,nq_r:std_logic;

begin

if(clk'event and clk='1')then

if(j='0')and(k='1')then

q_r:='0';

nq_r:='1';

elsif (j='1')and(k='0')then

q_r:='1';

nq_r:='0';

elsif(j='1')and(k='1')then

q_r:=not q;

nq_r:=not nq;

end if;

q<=q_r;

nq<=nq_r;

end process;

end;

J=1;K=1 时，每输入一个脉冲，输出状态变化一

次

J=1；K=0 时，输出状态和 J 相同

整个进程语句对 JK 触发器内部功能描述

当 CLK 为上升延时，输出 q,与 nq

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