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首页一个FPGA实现的八人抢答器
该抢答器使用VHDL语言编写,能实现: (1)能够进行多路抢答,抢答台数为8. (2)能够在抢答开始后进行20秒倒计时,20秒倒计时后无人抢答则显示超时,并报警。 (3)能显示超前抢答台号并显示犯规警报。 (4)系统复位后进入抢答状态,当有一路抢答按键按下,那么该路抢答信号将其余各路抢答信号封锁,同时铃声响起,直至该路按键松开,显示牌显示该路抢答台号。
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目 录
第 1 章 设计任务及要求................................................................................................................ 1
1.1 设计任务及要求............................................................................................................... 1
1.1.1 设计任务................................................................................................................ 1
1.1.2 设计要求................................................................................................................ 1
第 2 章 设计流程........................................................................................................................... 2
2.1 总体设计.......................................................................................................................... 2
2.1.1 设计模块................................................................................................................ 2
2.1.2 各模块功能介绍.................................................................................................... 2
第 3 章 设计方案........................................................................................................................... 4
3.1 模块设计.......................................................................................................................... 4
3.1.1 分频模块................................................................................................................ 4
3.1.2 计时器模块............................................................................................................ 6
3.1.3 抢答器鉴别模块.................................................................................................... 9
3.1.4 译码器................................................................................................................. 13
3.1.5 时间显示模块...................................................................................................... 14
3.1.6 顶层模块设计...................................................................................................... 16
第 4 章 设计总结......................................................................................................................... 19
参考文献...................................................................................................................................... 21
第 1 章 设计任务及要求
1.1 设计任务及要求
1.1.1 设计任务
竞赛用八人抢答器
1.1.2 设计要求
(1)能够进行多路抢答,抢答台数为 8.
(2)能够在抢答开始后进行 20 秒倒计时,20 秒倒计时后无人抢答则显示
超时,并报警。
(3)能显示超前抢答台号并显示犯规警报。
(4)系统复位后进入抢答状态,当有一路抢答按键按下,那么该路抢答信
号将其余各路抢答信号封锁,同时铃声响起,直至该路按键松开,显示牌显示
该路抢答台号。
(5)用 VHDL 语言设计符合上述功能要求的八人抢答器,并用层次化设计
1 / 17
八位选手按键
显示台号
复位按钮
报警器和
铃声播放器
秒脉冲发出器(分频器)
计时器
显示时间
抢答鉴别模块 译码器
频
率
脉
冲
信
号
方法设计该电路。
(6)完成电路全部设计后,通过系统实验箱下载验证设计课题的正确性。
第 2 章 设计流程
2.1 总体设计
2.1.1 设计模块
2.1.2 各模块功能介绍
(1)抢答按键电路
该电路有 8 个常开的按键组成,每个按键对应一个选手,当该按键被按下
2 / 17
时会输出按下信号给下一个电路。
(2)抢答鉴别模块
该抢答鉴别模块包含了编码器和锁存器的功能。
编码器是将传来的开关信号进行编码,成为 8421BCD 码,便于为数字显
示电路提供显示所需的编码信号。
当这 8 位选手中的人一个人按下抢答按键时,锁存器会被触发,在输出端
产生相应的开关电平信息,同时为避免之后的抢答开关按钮也按下产生错乱,
最先产生的输出电平变化又反馈回来将锁存器器锁定住,并保持输出的电平信
息。
(4)译码器
译码器是将编码器输出的 8421BCD 码进行译码,使之能在数码管上显示
相应的数字。
(5)分频器
将输入的高脉冲信号分频,使产生合适的低频信号,用于控制计时器的计
时功能。
(6)显示器
3 / 17
它是用来显示台号和时间的显示模块。
(7)报警器
当选手抢答成功后和倒计时完成后无人抢答信号,以及超前抢答时,都会
触发报警器进行报警。
第 3 章 设计方案
3.1 模块设计
3.1.1 分频模块
一般在 FPGA 开发板中提供的都是 50MHZ 的信号,该模块是把 50MHZ
的信号频率转换成 1HZ 的信号频率,使转换后的信号用于计时。可以记原始信
号为 clk,则转化后的信号记为 clk_1。
程序如下:
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY fenpin IS
PORT(clk: IN STD_LOGIC;
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hualuo_shuijia
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