LVDS原理及设计指南原理及设计指南
LVDS是一种低摆幅的差分信号技术,它使得信号能在差分PCB 线对或平衡电缆上以几百Mbps的速率传输,其
低压幅和低电流驱动输出实现了低噪声和低功耗。
IEEE 在两个标准中对LVDS 信号进行了定义。ANSI/TIA/E IA -644 中,推荐最大速率为655Mbps ,理论极限速率为
1.923Gbps(新版本中,比如NS已经做到2.5G了)
一、一、LVDS组成组成
LVDS 信号传输一般由三部分组成:差分信号发送器,差分信号互联器,差分信号接收器差分信号发送器,差分信号互联器,差分信号接收器。
(1)差分信号发送器:将非平衡传输的TTL 信号转换成平衡传输的LVDS 信号。
(2)差分信号接收器:将平衡传输的LVDS 信号转换成非平衡传输的TTL 信号。
(3)差分信号互联器:包括联接线(电缆或者PCB 走线),终端匹配电阻。按照IEEE 规定 ,电阻为100 欧。我们通常选择
为100 ,120 欧。
二、二、LVDS信号电平特性信号电平特性(电流驱动--电压接收--共模电压由0-2.4v直流偏置,典型为1.2v--差模电压:350mv由驱动电流提
供-)
LVDS 物理接口使用1.2V 偏置电压作为基准(共模直流电压),提供大约350mV 摆幅(差模电压)。
LVDS 驱动器由一个驱动差分线对的电流源组成(通常电流为3.5mA(100R)),
LVD S 接收器具有很高的输入阻抗很高的输入阻抗,因此驱动器输出的电流大部分都流过10 0 Ω的匹配电阻,并在接收器的输入端产生大约
350mV 的电压。
电流源为恒流特性,终端电阻在100 ――120 欧姆之间,则电压摆动幅度为:3.5mA * 100 = 350mV;3.5mA * 120 = 420m V
。
由逻辑“0 ”电平变化到逻辑“1 ”电平是需要时间的。
由于LVDS 信号物理电平变化在0 .85――1.55V之间,其由逻辑“0”电平到逻辑“1 ”。电平变化的时间比电平变化的时间比TTL 电平要快得多,所电平要快得多,所
以以LVDS 更适合用来传输高速变化信号更适合用来传输高速变化信号。其低压特点,功耗也低
三、抗干扰性:三、抗干扰性:
0--1电平表示:当输出V+=350MA电流,V-=0ma电流--那么输出的为高电平(在接收端的匹配电阻转换为电压值350mv),反
之为低电平
摆幅VOD=共模差值350MV
评论0