基于基于FPGA 的的32阶阶FIR滤波器设计滤波器设计
研究了一种采用FPGA实现32阶FIR数字滤波器硬件电路方案;讨论了窗函数的选择、滤波器的结构以及系数量
化问题;阐述了FIR滤波器的FPGA实现,各模块的设计以及如何优化硬件资源,提高运行速度等问题。实验结
果表明了该方法的有效性。 随着软件无线电的发展,对于滤波器的处理速度要求越来越高。传统的FIR滤波
器一般采用通用DSP处理器,但是DSP处理器采用的是串行运算,而FPGA是现场可编程阵列,可以实现专用集
成电路,另外还可以采用纯并行结构及考虑流水线结构,因此在处理速度上可以明显高于DSP处理器。本文采
用并行分布式算法在FPGA上设计并实现了高速处理的32阶FIR低通滤波器,在此过程中利用M
研究了一种采用FPGA实现32阶FIR数字滤波器硬件电路方案;讨论了窗函数的选择、滤波器的结构以及系数量化问题;
阐述了FIR滤波器的FPGA实现,各模块的设计以及如何优化硬件资源,提高运行速度等问题。实验结果表明了该方法的有效
性。
随着软件无线电的发展,对于滤波器的处理速度要求越来越高。传统的FIR滤波器一般采用通用DSP处理器,但是DSP处
理器采用的是串行运算,而FPGA是现场可编程阵列,可以实现专用集成电路,另外还可以采用纯并行结构及考虑流水线结
构,因此在处理速度上可以明显高于DSP处理器。本文采用并行分布式算法在FPGA上设计并实现了高速处理的32阶FIR低通
滤波器,在此过程中利用Matlab的数值计算与分析功能来提高设计效率。
在数字信号处理中,数字滤波器的应用是极其广泛和重要的单元。与模拟滤波器相比,数字滤波器可以克服模拟滤波器所
无法克服的电压漂移,温度漂移以及噪声等问题。数字滤波器根据冲击响应函数的特性,可以分为IIR滤波器和FIR滤波器两
种。由于FIR滤波器只有零点、系统稳定等诸多优点。
1 FlR低通滤波器的窗函数实现低通滤波器的窗函数实现
理想的滤波器频率响应中傅里叶反变换ha(n)一定是无限长的序列,而且是非因果的,而实际要设计的滤波器h(n)是
有限长的,因此要用有限长来逼近无限长的,其方法就是用一个有限长度的窗口函数序列ω(n)来截取,即:
常见的窗函数有矩形窗、巴特利特窗、汉宁窗、哈明窗、布莱克曼窗、凯泽窗。其中,凯泽窗提供了可变的过渡带宽。本
文采用凯泽窗对FIR滤波器进行设计,其窗函数表达式为:
I0[·]为第一类变形零阶贝赛尔函数,形状参数β为依赖于滤波器阶数M的参数,用来调整主瓣宽度与旁瓣衰减,选择M可产
生各种过渡带宽和接近最优的阻带衰减。给定通带截止频率ωp,阻带起始频率ωs,阻带衰减As,凯泽窗设计中有经典公式可供使
用,如下:
过渡带宽:
滤波器阶数:
形状参数: