Vivado使用误区与进阶-XDC约束IO篇_vivado开漏输出 - CSDN文库

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XDC 约束技巧之 I/O 篇 (上)

《XDC 约束技巧之时钟篇》中曾对 I/O 约束做过简要概括，相比较而言，XDC 中的

I/O 约束虽然形式简单，但整体思路和约束方法却与 UCF 大相径庭。加之 FPGA 的应用特

性决定了其在接口上有多种构建和实现方式，所以从 UCF 到 XDC 的转换过程中，最具挑

战的可以说便是本文将要讨论的 I/O 约束了。

I/O 约束的语法

XDC 中可以用于 I/O 约束的命令包括 set_input_delay / set_output_delay 和

set_max_delay / set_min_delay 。其中，只有那些从 FPGA 管脚进入和/或输出都不经过任何

时序元件的纯组合逻辑路径可以用 set_max_delay / set_min_delay 来约束，其余 I/O 时序路

径都必须由 set_input_delay / set_output_delay 来约束。如果对 FPGA 的 I/O 不加任何约束，

Vivado 会缺省认为时序要求为无穷大，不仅综合和实现时不会考虑 I/O 时序，而且在时序

分析时也不会报出这些未约束的路径。

本文以下章节将会着重讨论 XDC 接口约束和时序分析的基础，介绍如何使用

set_input_delay / set_output_delay 对 FPGA 的 I/O 时序进行约束。

Input 约束

上图所示 set_input_delay 的基本语法中，<objects> 是想要设定 input 约束的端口名，

可以是一个或数个 port；-clock 之后的 <clock_name> 指明了对 <objects> 时序进行分析所

用的时钟，可以是一个 FPGA 中真实存在的时钟也可以是预先定义好的虚拟时钟；-max 之

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zhaocy2012

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