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3-CameraLink接口-时序控制
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更新于2023-03-16
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该模块主要根据被测FPGA发来的图像地址信号将DDR2中的指定图像数据读取出来,并且分五路发送给CameraLink接口,由CameraLink图像采集卡接收并传给上位机显示。
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CameraLink 接口
1. Ca meraLink 接口简介
1.1 CameraLink 标准概述
Camera Link 技术标准是基于 National Semiconductor 公司的 Channel Link 标
准发展而来的,而 Channel Link 标准是一种多路并行 LVDS 传输接口标准。
低压差分信号( LVDS )是一种低摆幅的差分信号技术,电压摆幅在 350mV 左右,
具有扰动小,跳变速率快的特点,在无失传输介质里的理论最大传输速率在 1.923Gbps
。 90 年代美国国家半导体公司( National Semiconductor )为了找到平板显示技术的
解决方案,开发了基于 LVDS 物理层平台的 Channel Link 技术。此技术一诞生就被进行
了扩展,用来作为新的通用视频数据传输技术使用。
如图 1.1 所示, Channel Link 由一个并转串信号发送驱动器和一个串转并信号接收器
组成,其最高数据传输速率可达 2.38G 。数据发送器含有 28 位的单端并行信号和 1 个
单端时钟信号,将 28 位 CMOS/TTL 信号串行化处理后分成 4 路 LVDS 数据流,其 4 路
串行数据流和 1 路发送 LVDS 时钟流在 5 路 LVDS 差分对中传输。接收器接收从 4 路
LVDS 数据流和 1 路 LVDS 时钟流中把传来的数据和时钟信号恢复成 28 位的 CMOS/TTL
并行数据和与其相对应的同步时钟信号。
图 1.1 camera link 接口电路

1.2 CameraLink 端口和端口分配
1.2.1 端口分配
在基本配置模式中,端口 A 、 B 和 C 被分配到唯一的 Camera Link 驱动器 / 接收
器对上;在中级配置模式中,端口 D 、 E 和 F 被分配到第二个驱动器 / 接收器对上;在
完整配置模式中,端口 A 、 B 和 C 被分配到第一个驱动器 / 接收器对上,端口 D 、 E 和
F 被分配到第二个驱动器 / 接收器对上,端口 G 和 H 被分配到第三个驱动器 / 接收器对
上。表 1.1 给出了三种配置的端口分配, Camera Link 芯片及连接器的使用数量情况。
表 1.1 3 种配置模式的端口分配
配置模式 端口 芯片数量 连接器数量
基本
A,B,C 1 1
中级
A,B,C,D,E,F 2 2
完整
A,B,C,D,E,F,G,
H
3 2

图 1.2 各种配置下的端口连接关系
1.2.2 端口的位分配
从表 1.2 中我们可以看出在 3 种 Camera Link 配置模式中,图像数据位是怎样分配
到端口的。这种位分配方式已经被应用于市场上最流行的相机上了。
表 1.2 Camera Link 接口的端口分配
驱动器输入信号 对应芯片引脚
Strobe
TxCLK Out/TxCLK
In
LVAL TX/RX24
FVAL TX/RX25
DVAL TX/RX26
Spare TX/RX23
PortA0 , PortD0 , PortG0
TX/RX0
PortA1 , PortD1 , PortG1
TX/RX1
PortA2 , PortD2 , PortG2
TX/RX32
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