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基于FPGA的流水线单精度浮点数乘法器设计
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更新于2023-05-29
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针对现有的采用Booth算法与华莱士(Wallace)树结构设计的浮点乘法器运算速度慢、布局布线复杂等问题,设计了基于FPGA的流水线精度浮点数乘法器。该乘法器采用规则的Vedic算法结构,解决了布局布线复杂的问题;使用超前进位加法器(Carry Lookahead Adder,CLA)将部分积并行相加,以减少路径延迟;并通过优化的4级流水线结构处理,在Xilinx ISE 14.7软件开发平台上通过了编译、综合及仿真验证。结果证明,在相同的硬件条件下,本文所设计的浮点乘法器与基4-Booth算法浮点乘法器消耗时钟数的比值约为两者消耗硬件资源比值的1.56倍。
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基于基于FPGA的流水线单精度浮点数乘法器设计的流水线单精度浮点数乘法器设计
针对现有的采用Booth算法与华莱士(Wallace)树结构设计的浮点乘法器运算速度慢、布局布线复杂等问题,
设计了基于FPGA的流水线精度浮点数乘法器。该乘法器采用规则的Vedic算法结构,解决了布局布线复杂的问
题;使用超前进位加法器(Carry Lookahead Adder,CLA)将部分积并行相加,以减少路径延迟;并通过优化
的4级流水线结构处理,在Xilinx ISE 14.7软件开发平台上通过了编译、综合及仿真验证。结果证明,在相同的
硬件条件下,本文所设计的浮点乘法器与基4-Booth算法浮点乘法器消耗时钟数的比值约为两者消耗硬件资源比
值的1.56倍。
彭章国1,张征宇1,2,王学渊1,赖瀚轩1,茆骥1
(1. 西南科技大学 信息工程学院,四川 绵阳 621010;2. 中国空气动力研究与发展中心,四川 绵阳 621000)
摘要摘要:针对现有的采用Booth算法与华莱士(Wallace)树结构设计的浮点乘法器运算速度慢、布局布线复杂等问题,设
计了基于FPGA的流水线精度浮点数乘法器。该乘法器采用规则的Vedic算法结构,解决了布局布线复杂的问题;使用超前进
位加法器(Carry Lookahead Adder,CLA)将部分积并行相加,以减少路径延迟;并通过优化的4级流水线结构处理,在
Xilinx ISE 14.7软件开发平台上通过了编译、综合及仿真验证。结果证明,在相同的硬件条件下,本文所设计的浮点乘法器与
基4-Booth算法浮点乘法器消耗时钟数的比值约为两者消耗硬件资源比值的1.56倍。
关键词关键词:浮点乘法器;超前进位加法器;华莱士树;流水线结构;Vedic算法;Booth算法
中图分类号中图分类号:TP331.2文献标识码:ADOI: 10.19358/j.issn.1674-7720.2017.04.022
引用格式 引用格式:彭章国,张征宇,王学渊,等.基于FPGA的流水线单精度浮点数乘法器设计[J].微型机与应
用,2017,36(4):74-77,83.
0引言引言
*基金项目: 国家自然科学基金(51475453);国家自然科学基金(11472297)浮点乘法器(eFloating Point
Multiplier,FPM)是数字信号处理(eDigital Signal Processing,DSP)、视频图像处理以及信号识别等应用邻域重要的运算
单元。尤其是在视频图像处理领域,随着对高速海量图像数据处理的实时性要求逐渐提高,设计一种具有更高速率、低功耗、
布局规律、占用面积小和集成度高的浮点乘法器极其重要。
阵列乘法器是采用移位与求和的算法而设计的一种乘法器[1]。阵列乘法器具有规则的结构,易于布局布线等特点。随
着乘数位宽的增加,部分乘积的个数也成倍地增加,部分乘积项数目决定了求和运算的次数,直接影响乘法器的速度。修正的
Booth算法对乘数重新编码,可以减少相加的部分乘积的数量,因为部分积的存在,部分积相加过程与阵列乘法器没有太大差
异。为了实现速度的提高,Wallace树结构可以改变部分积求和方式,将求和级数从O(N)减少到O(logN)。因此现有很多
乘法器设计都采用修正的Booth算法与Wallace树结构相结合的方法。但是Wallace树结构缺乏规整性,布局布线困难;引线的
延长导致寄生电容增加,妨碍了电路速度的进一步提高。同时不规则的结构会增加硅板的面积,并且由于路由复杂而导致中间
连接过程的增多,继而导致功耗的增大[23]。
吠陀乘法器具有其独特规则的结构,随着乘数位宽的增加,门延迟和面积的增加很缓慢,因此乘法器能够在时间延迟、面
积、功耗上达到最优。文献[4]设计了一种高速的4×4位吠陀乘法器,通过实验证明了4×4位吠陀乘法器比同位宽的阵列乘法
器、Booth算法乘法器的运算速度快;文献[5]设计了单精度的浮点乘法器,其中尾数计算部分分别采用了吠陀乘法器和
Booth算法乘法器两种方法,结果证明吠陀乘法器在时间延迟和面积上都优于Booth算法乘法器;文献[6]在吠陀乘法器中分
别采用行波进位加法器(eRipple Carry Adders,RCA)和超前进位加法器(eCarry Lookahead Adder,CLA)计算部分乘
积的和,通过实验数据对比,采用超前进位加法器可以获得更高的速度和占更少的面积。然而对于海量的图像数据进行浮点数
乘法运算时,每一组数据从运算开始到结束期间会产生时间延迟,可以在乘法器中加入流水线结构来减少延迟时间,为此本文
设计了一种基于吠陀数学的流水线浮点乘法器。
1总体设计总体设计
本文所设计的单精度浮点数乘法器主要包含以下几个部分:24位吠陀乘法器、一个8位无符号加法器、一个9位无符号减
法器、一个符号位计算单元和一个标准化单元。其结构框图如图1所示。


















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