基于基于FPGA的异步的异步LVDS过采样的研究和实现过采样的研究和实现
针对LVDS接口，研究并实现了一种基于FPGA的LVDS过采样技术，重点对LVDS过采样技术中系统组成、
ISERDESE2、时钟采样、数据恢复单元、时钟同步状态机等关键技术进行了描述，并基于Xilinx FPGA进行了
验证，传输速率达到了1.25Gbps。文章的研究为基于FPGA实现系统之间的高速互连具有一定的工程参考价
值。
0 引言引言
在数字系统互联设计中，高速串行传输方式正逐步替代并行传输方式成为主流。作为串行传输标准的一种，低电压差分信号传
输(LVDS)接口具有高速率、低功耗、低噪声和低电磁干扰等优点，广泛应用于高速数字系统设计中。而在实际应用中，采用
现场可编程门阵列(FPGA)实现高速LVDS是一种性价比较高的技术途径。
随着半导体工艺的进步，FPGA的性能和集成度在不断提高，在FPGA芯片中均集成SelectIO资源，通过配置逻辑资源和I/O，
可以生成支持LVDS标准的接口，实现高速LVDS接口互联通信。在传统的LVDS互连设计中，均采用同步采样方式，在发送
端，一组数据伴随一个时钟同时传输，在接收端，利用一个时钟去采集数据。在Xilinx最新的7系列器件中，支持一种异步过采
样方法，当采样的数据时钟相近时(±100ppm)利用SelectIO资源中的ISEKDES2原语可以实现4X最高频率为1.25Gbps的异步
过采样。
本文介绍了一种基于FPGA实现异步LVDS过采样的技术，重点对系统组成、ISERDESE2、时钟采样、数据恢复单元、时钟同
步状态机等关键技术进行了描述，并基于Xilinx FPGA进行了验证，传输速率达到了1.25Gbps。
1 异步过采样系统组成异步过采样系统组成
本文采用Xilinx公司的7系列FPGA作为核心器件，基于SelectIO资源实现了1.25Gbps的4X异步LVDS过采样技术。系统中包括
ISERDESE 2、OSERDESE2、IDELAYE2、IDELAYCTRL、MMCME2、数据恢复单元(DRU)和时钟对齐状态机等功能单
元，如图1所示。
对于输入的1.25Gbps数据流，复制成两路进入ISERDESE2，实现4X采样。ISERDESE2/OSERDESE2负责完成输入数据的
串并/并串转换。
MMCME2负责将外部输入的125MHz时钟倍频产生各种不同的时钟，提供给ISERDESE2/OSERDESE2、DRU、时钟对状态
机等逻辑使用。其中，CLK和CLK90频率为625MHz，通过BUFIO提供给ISERDESE2/OSERDESE2使用，IntClk和IntClkDiv
分别为625MHz和312.5MHz，通过BUFG提供给DRU、ISERDESE2/OSERDESE2并行端、内部FPGA控制等逻辑使用。
ClkRef为310MHz，提供给IDELAYCTRL使用。
DRU负责完成ISERDESE2串行端数据和并行端数据之间的跨时钟域设计。时钟对齐状态机负责实现BUFG和BUFIO不同时钟
域之间的相位对齐。
2 关键设计关键设计
2.1 ISERDESE2
相对于Virtex-5系列FPGA中的ISERDES和Virtex-6系列FPGA中的ISERDESE1相比，7系列FPGA中的ISERDESE2实现下述
的不同功能：
(1)提供IDDR触发器功能;
(2)提供一种专用的串并转换器，该转换器有特殊的时钟和逻辑特征，用于高速源同步应用;
(3)支持存储器模式，可支持QDR、DDR3等不同的存储器接口;
(4)支持过采样模式。
在以前的设计中，过采样是通过FPGA内部的SLICE触发器实现的，而在7系列FPGA中，过采样是通过配置ISERDESE2实现
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