亚稳态和跨时钟域的学习总结.pdf - CSDN文库

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亚稳态和跨时钟域的学习总结

问题 1：什么是亚稳态？亚稳态是怎么引起的？亚稳态可不可以消除？如何解决亚稳态？

问题 2：为什么单 bit 可以通过打 2 拍，将亚稳态的危害降到最低？为什么不打 3 拍？

问题 3：多 bit 为什么不能通过打 2 拍来处理亚稳态？

1. 亚稳态产生的背景及原因：

时序电路采用触发器和锁存器作为存储单元，在异步电路中，这两种器件都易进入亚稳态，在 FPGA

系统中，如果数据传输中不满足触发器的 Tsu 和 Th 不满足，或者复位过程中复位信号的释放相对于有效时

钟沿的恢复时间（recovery time）不满足，就可能产生亚稳态，此时触发器输出端 Q 在有效时钟沿之后比

较长的一段时间处于不确定的状态，在这段时间里 Q 端在 0 和 1 之间处于振荡状态，而不是等于数据输入

端 D 的值。这段时间称为决断时间（resolution time）。经过 resolution time 之后 Q 端将稳定到 0 或 1 上，

但是稳定到 0 或者 1，是随机的，与输入没有必然的关系。

亚稳态产生的原因有：

1）根本原因：输入信号是异步信号，且不满足触发器的建立时间和保持时间；

2）主要原因：跨时钟域；

3）时钟原因：时钟的偏移和抖动；

4）复位原因：系统的异步复位信号。

2. 亚稳态的定义：

亚稳态是指当触发器的输入数据 D 在“某个规定的时间段内”处于跳变状态，而不是稳定状态，这个

跳变状态恰好处于时钟触发沿前后状态，导致触发器输出了不稳定的电平 Q。如图 2.1 是亚稳态示意图。

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