DesignCompiler使用指南.pdf_designcompilerlibtiff.so.3 - CSDN文库

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Design Compiler 使用指南初版

—by 苦海中的余

1、 Design Compiler 介绍

Design Compiler 简称 DC，是 Synopsys 公司的逻辑综合工具，，它根据 design

description 和 design constraints 自动综合出一个优化了的门级电路。

2、逻辑综合概述

逻辑综合主要包括三个阶段：

（1）转换（translation）：主要是把 HDL 语言描述的电路转换成一个独立于工艺的

RTL 级网表，使用的是 DC 自己的 GTECH 库；

（2）映射（mapping）：根据设计者指定的工艺库，将 RTL 级网表映射到工艺库上；

（3）优化（optimization）:根据设计者指定的约束（时序、面积等）以及 DC 本身

的优化设置，对门级网表进行优化。

3、配置 DC 用到的库

综合设置需要先提供必要的信息给 DC，使工具能够知道进行综合时所需要的必要的

参数，如：

（1）单元库（target_library）：由半导体制造商提供，包含相关 cell 的信息（面

积、功耗、引脚、时序等）及设计约束标准，库的后缀为.db；

（2）链接库（link_library）：用于设置模块或单元电路的引用。对于所有 DC 可能用

到的库，都需要在链接库中指定，另外在链接库的设置中必须包含“*”，表示 DC

在引用实例化模块或者单元电路时首先搜索已经调进 DC 存储区的模块和单元电

路。

（3）符号库（synbol_library）:是在 design_vision 中显示的图形的符号，可以不

指定，不指定时 DC 会用默认的符号库代替，库的后缀为.sdb；

（4） IP 库（ synthetic_library）：即 DesignWare 库，是由 Synopsys 公司提供。标准

的 DesignWare 库即 standard.sldb 不需要设置,标准库可以实现 Verilog 描述的

运算符，对于扩展的 DesignWare 库，则需要在 synthetic_library 库中设置引

用路径，后缀名为.sldb。

4、配置 DC 的启动环境（下列三个文件的相应写法请见附录）

（1） .synopsys_dc.setup：这个文件是 DC 的配置文件，它配置了 DC 启动过程中要执行

的命令，包括 search_path，target_library 等，.synopsys_dc.setup 文件一般有

三个：一个在 synopsys 的安装目录下，这个文件最好不要动；一个在用户目录下，

这个文件没事也不要动；③还有一个当前工作目录下，也就是启动 DC 的目录下（没

有就需要自己创建），这个是要我们自己写的。为了避免经常修改这个配置文件，我

们往往在此配置文件中调用 common_setup.tcl 和 dc_setup.tcl 这两个文件，然后

在这两个文件中声明 search_path，target_library 等信息。

（2） common_setup.tcl:用于定义实际路径及其代号。

（3） dc_setup.tcl:用于定义各种库以及搜索路径等。

5、读入设计文件，有两种命令

（1） read:相当于 analyze+elaborate 的功能，但是在有些情况（当实例化时需要传参

等）下使用时会报错，会出现“Unresolved design reference”。故对于简单的设计

可以用 read 命令，复杂的设计建议使用 analyze+elaborate 命令。Read 命令格式如

下：

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