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华南理工大学VHDL实验数码管与分频器

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VHDL

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17页

（1）利用硬件描述语言设计分频器模块和七段显示码模块；（2）学习数码管驱动芯片74HC595的时序，请同学根据时序写出VHDL代码；（3）设计数据产生模块，每秒输出数字加1；（4）设计顶层文件，驱动数码管模块，使（3）产生数据显示在数码管上。

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数字系统（课程）设

计

实验报告

课程名称：数字系统设计

学生姓名：

学生学号：

学生专业：

开课学期：

电子与信息学院

实验三数码管及分频器

地点：实验台号：

实验日期与时间：评分：

预习检查纪录：批改教师：

一、实验要求

（1）利用硬件描述语言设计分频器模块和七段显示码模块；

（2）学习数码管驱动芯片 74HC595 的时序，请同学根据时序写出 VHDL 代码；

（3）设计数据产生模块，每秒输出数字加 1；

（4）设计顶层文件，驱动数码管模块，使（3）产生数据显示在数码管上。

二、实验内容

1、预期顶层设计图（可自行设计）

图 1 预期顶层设计图

说明：seg 模块实验直接提供 Verilog 版本（文档最后附有下载链接）；实验

要求自行设计 divider 模块及 data_gen 模块和参考 Verilog 版本的 seg 模块编

写其 VHDL 版本。

2、Seg 模块（Verilog 版本）使用说明

数码管驱动模块已经写好译码时序及 74HC595 驱动时序，提供

clk，rst_n，en 及 ids_data 四个接口供同学们使用。

（1） clk：输入系统时钟

（2） rst_n：复位按键，可为板卡上的 SW0~SW3

（3） en ：模块使能端口，高定平有效

（4） ids_data 为十六位输入口，每 4bits 对应一个数码管，例如 ids_data

写入 1111_1111_1111_1111 则数码管将显示 FFFF ； ids_data 写入

1010_0101_1010_0101 则数码管将显示 E5E5。

三、实验设计原理

1、divider 模块

开发板的时钟频率为 50MHZ，查阅文献可知，人眼能够分辨的最高频率为

24HZ。开发板的时钟频率远远超出人眼分辨范围，因此需要对时钟信号进行分

频处理，以便后续计时模块产生的输出到数码管上可被人眼分辨。题目要求分

频器模块时钟周期为 1HZ，在代码实体中设置一个范围为 1-50M 的信号 count，

当 count≥25M 时分频器输出为‘1’,反之输出为’0’,当 count=50M 时，count=1。以

此编程得到的输出时钟信号频率为 1HZ，每 1s 产生一个上升沿。

2、data_gen 模块

题目要求数据产生模块，每秒输出数字加 1,且数码管可显示 16 进制数，故

data-gen 模块的输出为一个 16 位二进制信号。该模块以 divider 模块输出的 1HZ

信号为时钟，模块内部有一信号 q，当时钟上升沿到来时 q=q+1。当 q 为’FFFF’

时，q 复位。最后将 q 值赋给 data_gen 模块的输出 odata_gen。

3、seg 模块

剩余16页未读，继续阅读

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