DDR2Layout指导手册

DDR2Layout指导手册 DDR布线通常是一款硬件产品设计中的一个重要的环节，也正是因为其重要性，网络上也有大把的人在探讨DDR布线规则，有很多同行故弄玄虚，把DDR布线说得很难，我在这里要反其道而行之，讲一讲DDR布线最简规则与过程。 如果不是特别说明，每个步骤中的方法同时适用于DDR1，DDR2和DDR3。PCB设计软件以Cadence Allgro 16.3为例。 第一步，确定拓补结构（仅在多片DDR芯片时有用） 首先要确定DDR的拓补结构，一句话，DDR1/2采用星形结构，DDR3采用菊花链结构。 拓补结构只影响地址线的走线方式，不影响数据线。以下是示意图。 DDR-Topology 星形拓补就是地址线走到两片DDR中间再向两片DDR分别走线，菊花链就是用地址线把两片DDR“串起来”，就像羊肉串，每个DDR都是羊肉串上的一块肉，哈哈，开个玩笑。 YangRouChuan 第二步，元器件摆放 确定了DDR的拓补结构，就可以进行元器件的摆放，有以下几个原则需要遵守： 原则一，考虑拓补结构，仔细查看CPU地址线的位置，使得地址线有利于相应的拓补结构 原则二，地址线上的匹配电阻靠近CPU 原则三，数据线上的匹配电阻靠近DDR 原则四，将DDR芯片摆放并旋转，使得DDR数据线尽量短，也就是，DDR芯片的数据引脚靠近CPU 原则五，如果有VTT端接电阻，将其摆放在地址线可以走到的最远的位置。一般来说，DDR2不需要VTT端接电阻，只有少数CPU需要；DDR3都需要VTT端接电阻。 原则六，DDR芯片的去耦电容放在靠近DDR芯片相应的引脚 以下是DDR2的元器件摆放示意图（未包括去耦电容），可以很容易看出，地址线可以走到两颗芯片中间然后向两边分，很容易实现星形拓补，同时，数据线会很短。 DDR2-Placement 以下是带有VTT端接电阻的DDR2元器件摆放示意图，在这个例子中，没有串联匹配电阻，VTT端接电阻摆放在了地址线可以到达的最远距离。 DDR2-Placement-VTT 以下是DDR3元器件摆放示意图，请注意，这里使用的CPU支持双通道DDR3，所以看到有四片（参考设计是8片）DDR3，其实是每两个组成一个通道，地址线沿着图中绿色的走线传递，实现了菊花链拓补。地址线上的VTT端接电阻摆放在了地址线可以到达的最远的地方。同样地，数据线上的端接电阻也放置在了靠近DDR3芯片的位置，数据线到达CPU的距离很短。同时，可以看到，去耦电容放置在了很靠近DDR3相应电源引脚的地方。 DDR3-Placement 第三步，设置串联匹配电阻的仿真模型 摆放完元器件，建议设置串联匹配电阻的仿真模型，这样对于后续的布线规则的设置是有好处的。 点击AnalyzeSI/EMI SimModel Assignment，如下图。 Model-Assigment 然后会出来Model Assignment的界面，如下图 Model-Assigment-Menu 然后点击需要设置模型的器件，通常就是串联匹配电阻，分配或创建合适的仿真的模型，如果不知道如何创建，请在互联网上搜索或发邮件给正旗通信（Zencheer Studio）。 Model-Assigment-Select 分配好仿真模型之后的网络，使用Show Element命令，可以看到相关的XNET属性，如下图。 XNET-Show-Element 第四步，设置线宽与线距 1. DDR走线线宽与阻抗控制密切相关，经常可以看到很多同行做阻抗控制。对于纯数字电路，完全有条件针对高速线做单端阻抗控制；但对于混合电路，包含高速数字电路与射频电路，射频电路比数字电路要重要的多，必须对射频信号做50欧姆阻抗控制，同时射频走线不可能太细，否则会引起较大的损耗，所以在混合电路中，本人往往舍弃数字电路的阻抗控制。到目前为止，本人设计的混合电路产品中，最高规格的DDR是DDR2-800，未作阻抗控制，工作一切正常。 2. DDR的供电走线，建议8mil以上，在Allegro可以针对一类线进行物理参数的同意设定，我本人喜欢建立PWR-10MIL的约束条件，并为所有电源网络分配这一约束条件，如下图。 PWR-10MIL 3. 线距部分主要考虑两方面，一是线-线间距，建议采用2W原则，即线间距是2倍线宽，3W很难满足；二是线-Shape间距，同样建议采用2W原则。对于线间距，也可以在Allegro中建立一种约束条件，为所有DDR走线（XNET）分配这样的约束条件，如下图。 DDR-2W 4. 还有一种可能需要的规则，就是区域规则。Allegro中默认的线宽线距都是5mil，在CPU引脚比较密集的时候，这样的规则是无法满足的，这就需要在CPU或DDR芯片周围设定允许小间距，小线宽的区域规则，如下图。 region-rule 第五步，走线 走线就需要注意的内容比较多，这里只做少许说明。 所有走线尽量短 走线不能有锐角 尽量少打过孔 保证所有走线有完整的参考面，地平面或这电源平面都可以，对于交变信号，地与电源平面是等电位的 尽量避免过孔将参考面打破，不过这在实际中很难做到 走完地址线和数据后，务必将DDR芯片的电源脚，接地脚，去耦电容的电源脚，接地脚全部走完，否则在后面绕等长时会很麻烦的 下图是完成的DDR走线，但尚未绕等长。 DDR-Route-Done 第六步，设置等长规则 对于数据线，DDR1/2与DDR3的规则是一致的：每个BYTE与各自的DQS，DQM等长，即DQ0:7与DQS0，DQM。等长，DQ8:15与DQS1，DQM1等长，以此类推。 DDR2数据线等长规则举例 DDR2-Data-Rule DDR3数据线等长规则举例 DDR3-Data-Rule 地址线方面的等长，要特别注意，DDR1/2与DDR是很不一样的。 对于DDR1/2，需要设定每条地址到达同一片DDR的距离保持等长，如下图。 DDR2-Address-Rule 对于DDR3，地址线的等长往往需要过孔来配合，具体的规则均绑定在过孔上和VTT端接电阻上，如下图。可以看到，CPU的地址线到达过孔的距离等长，过孔到达VTT端接电阻的距离也等长。 DDR3-Address-Rule 补充一点，很多时候，地址线的等长要求不严格，这一点我还没有尝试过。在本人设计的这些产品中，地址线，数据线都做了25mil的Relative Propagation Delay的等长规则设定。关于等长规则设定的细节在这里不再赘述，有兴趣的话，可以发邮件给正旗通信（Zencheer Studio）。 第七步，绕等长 完成等长规则的设定后，最后一步也是工作量最大的一步：绕等长。 在这一步，我认为只有一点规则需要注意：尽量采用3倍线宽，45度角绕等长，如下图。 Routing-Tunning 绕等长完成后，最好把DDR相关网络锁定，以免误动。 DDR-Layout-Example 到这里，DDR走线就已经完成了，在本人设计过的三，四十种产品中，都是按照上面的规则与过程完成的，DDR2最高规格是DDR2-800，512MB，DDR3最高规格是DDR3-1600，1GB，都可以很稳定的工作，无论性能还是可靠性，都未曾出过问题。 写下你的评论… 发表评论 DDR内存的布线经验 daniel117daniel1172013-12-03 14:32:361395 目前的嵌入式系统中普通使用DDR内存，有些可以支持DDR2内存，这些系统中PCB LAYOUT成为很关键的环节。LAYOUT不好可能造成系统远行不稳定甚至无法跑起来。以下是本人做硬件设计中的一点经... Altium Designer -- PCB布局与布线 qq_29350001qq_293500012016-06-29 10:59:3714150 关于DDR3布线的一些规范(个人总结) 本规范为个人总结，介绍得比较简单。当然，具体规范不止这么点。写得不好的地方还请见谅。 1. 一、阻抗方面 DDR3要严格控制阻抗，单线50ohm，差分100oh... 天才！90后小伙投资两年战绩震惊整个温州 云裳贸易 · 顶新 DDR Layout Guide-DDR内存布线指导 cpf099cpf0992016-07-26 19:35:02629 在现代高速数字电路的设计过程中，工程师总是不可避免的会与DDR或者DDR2，SDRAM打交道。DDR的工作频率很高，因此，DDR的布线（或者Layout）也就成为了一个十分关键的问题，很多时候，DDR... ddr3 layout guide 2014年10月27日 19:59441KB下载 DDR3 硬件设计和 Layout 设计【中为电子科技工作室】 2015年03月29日 17:46985KB下载 DDR3布线的那些事 kuxiao1991kuxiao19912016-10-10 11:43:165102 DDR3的设计有着严格等长要求，归结起来分为两类（以64位的DDR3为例）： 数据 （DQ,DQS,DQM）：组内等长，误差控制在20MIL以内，组间不需要考虑等长；地址、控制、时钟信号：地址、控制信... DDR3 PCB LAYOUT布线的一些规范 2017年07月27日 14:09612KB下载 DDR布线规则与过程 haozi0_0haozi0_02015-11-10 23:26:291442 转自：http://www.witimes.com/ddr-layout-rules-processes/ 多年前，无线时代（Witimes）发布了一篇文章关于DDR布线指导的一篇文章，当时在网络上... DDR SDRAM布线规则 lifan_3alifan_3a2014-11-03 15:57:481052 首先区别DDR SDRAM与SDRAM： SDRAM在一个时钟周期内只传输一次数据，它是在时钟的上升期进行数据传输；而DDR则是一个时钟周期内传输两次数据，在时钟的上升期和下降期各传... 8位 16位 32位等几种DDR3或LPDDR3的PCB设计总结 以前因为工作需要使用全志A10和A31S设计了PCB，综合对比发现全志的设计约束有如下特点： 1.DQS查分对和时钟差分对的约束一般为±800mil到±1000mil； 2.地址或控制线和时钟差分对的... yd4330152763132yd43301527631322017-11-14 18:13:331051 DDR LAYOUT 2012年05月14日 19:27825KB下载 SDRAM 布线说明 daniel117daniel1172018-01-07 20:35:1769 摘抄于：http://processors.wiki.ti.com/index.php/Sitara_Layout_Checklist#DDR2_SDRAM_Signals DDR2... DDR3设计总结 yd4330152763132yd43301527631322016-11-22 17:16:131273 使用 2 片 16bits 的 DDR3和 4 片 8bits DDR3（双面贴片） 拓扑结构与 2 片 DDR 的要求基本一致，在此重点说明4片DDR3双面贴片，其效果图如下所示： ... Autolayout的Top Layout guide moon_prince2013moon_prince20132015-11-27 11:04:224090 问题描述 在学习UIPageViewController的过程中，按照《【译】如何使用Storyboard创建UIPageViewController》编写引导页Demo，但是做完的效果和Demo效果... PCB layout Guide 2014年07月02日 17:27434KB下载 layout_*的一些注意事项 cuihaoren01cuihaoren012016-06-17 12:56:49476 layout_*的一些注意事项在Android UI的开发中layout_*应该是用的很多的，但其中有很多的坑想必大家也碰到过，今天就来写写自己碰到的！之后如果还有碰到就在添加。layout_widt... DDR Layout Guide-DDR布线规则与过程 cpf099cpf0992016-07-26 19:36:312726 DDR布线通常是一款硬件产品设计中的一个重要的环节，也正是因为其重要性，网络上也有大把的人在探讨DDR布线规则，有很多同行故弄玄虚，把DDR布线说得很难，我在这里要反其道而行之，讲一讲DDR布线最简规... SDRAM和DDR布线指南zz autocaautoca2007-08-30 20:47:002096 发信人: gdtyy (gdtyy), 信区: Embedded标 题: SDRAM和DDR布线指南发信站: 水木社区 (Mon Jun 25 23:34:06 2007), 站内*********... DDR布局布线规则与实例【中为电子科技工作室】 2015年02月04日 20:584.21MB下载 <em>DDR</em>基础知识和PCB布线设计 2018年04月17日 00:00 六层<em>DDR</em>内存PCB <em>layout</em> 立即下载 上传者: jokul_yin 时间: 2010-01-27 综合评分: 3 积分/C币:3 PCB布线设计经验谈-模拟和数字布线的异同 立即下载 上传... cpf099 关注 原创 0 粉丝 0 喜欢 0 评论 0 等级： 1级,点击查看等级说明 访问量： 3370 积分： 36 排名： 193万+ 博主最新文章更多文章 DDR Layout Guide-DDR内存布线指导 文章分类 文章存档 2016年7月2篇 博主热门文章 DDR Layout Guide-DDR布线规则与过程 2725 DDR Layout Guide-DDR内存布线指导 629 联系我们 客服 请扫描二维码联系客服 webmaster@csdn.net 400-660-0108 QQ客服 客服论坛 关于招聘广告服务 百度 ©1999-2018 CSDN版权所有 京ICP证09002463号 经营性网站备案信息 网络110报警服务 中国互联网举报中心 北京互联网违法和不良信息举报中心 0 DDR布线通常是一款硬件产品设计中的一个重要的环节，也正是因为其重要性，网络上也有大把的人在探讨DDR布线规则，有很多同行故弄玄虚，把DDR布线说得很难，我在这里要反其道而行之，讲一讲DDR布线最简规则与过程。 如果不是特别说明，每个步骤中的方法同时适用于DDR1，DDR2和DDR3。PCB设计软件以Cadence Allgro 16.3为例。 第一步，确定拓补结构（仅在多片DDR芯片时有用） 首先要确定DDR的拓补结构，一句话，DDR1/2采用星形结构，DDR3采用菊花链结构。 拓补结构只影响地址线的走线方式，不影响数据线。以下是示意图。 DDR-Topology 星形拓补就是地址线走到两片DDR中间再向两片DDR分别走线，菊花链就是用地址线把两片DDR“串起来”，就像羊肉串，每个DDR都是羊肉串上的一块肉，哈哈，开个玩笑。 YangRouChuan 第二步，元器件摆放 确定了DDR的拓补结构，就可以进行元器件的摆放，有以下几个原则需要遵守： 原则一，考虑拓补结构，仔细查看CPU地址线的位置，使得地址线有利于相应的拓补结构 原则二，地址线上的匹配电阻靠近CPU 原则三，数据线上的匹配电阻靠近DDR 原则四，将DDR芯片摆放并旋转，使得DDR数据线尽量短，也就是，DDR芯片的数据引脚靠近CPU 原则五，如果有VTT端接电阻，将其摆放在地址线可以走到的最远的位置。一般来说，DDR2不需要VTT端接电阻，只有少数CPU需要；DDR3都需要VTT端接电阻。 原则六，DDR芯片的去耦电容放在靠近DDR芯片相应的引脚 以下是DDR2的元器件摆放示意图（未包括去耦电容），可以很容易看出，地址线可以走到两颗芯片中间然后向两边分，很容易实现星形拓补，同时，数据线会很短。 DDR2-Placement 以下是带有VTT端接电阻的DDR2元器件摆放示意图，在这个例子中，没有串联匹配电阻，VTT端接电阻摆放在了地址线可以到达的最远距离。 DDR2-Placement-VTT 以下是DDR3元器件摆放示意图，请注意，这里使用的CPU支持双通道DDR3，所以看到有四片（参考设计是8片）DDR3，其实是每两个组成一个通道，地址线沿着图中绿色的走线传递，实现了菊花链拓补。地址线上的VTT端接电阻摆放在了地址线可以到达的最远的地方。同样地，数据线上的端接电阻也放置在了靠近DDR3芯片的位置，数据线到达CPU的距离很短。同时，可以看到，去耦电容放置在了很靠近DDR3相应电源引脚的地方。 DDR3-Placement 第三步，设置串联匹配电阻的仿真模型 摆放完元器件，建议设置串联匹配电阻的仿真模型，这样对于后续的布线规则的设置是有好处的。 点击AnalyzeSI/EMI SimModel Assignment，如下图。 Model-Assigment 然后会出来Model Assignment的界面，如下图 Model-Assigment-Menu 然后点击需要设置模型的器件，通常就是串联匹配电阻，分配或创建合适的仿真的模型，如果不知道如何创建，请在互联网上搜索或发邮件给正旗通信（Zencheer Studio）。 Model-Assigment-Select 分配好仿真模型之后的网络，使用Show Element命令，可以看到相关的XNET属性，如下图。 XNET-Show-Element 第四步，设置线宽与线距 1. DDR走线线宽与阻抗控制密切相关，经常可以看到很多同行做阻抗控制。对于纯数字电路，完全有条件针对高速线做单端阻抗控制；但对于混合电路，包含高速数字电路与射频电路，射频电路比数字电路要重要的多，必须对射频信号做50欧姆阻抗控制，同时射频走线不可能太细，否则会引起较大的损耗，所以在混合电路中，本人往往舍弃数字电路的阻抗控制。到目前为止，本人设计的混合电路产品中，最高规格的DDR是DDR2-800，未作阻抗控制，工作一切正常。 2. DDR的供电走线，建议8mil以上，在Allegro可以针对一类线进行物理参数的同意设定，我本人喜欢建立PWR-10MIL的约束条件，并为所有电源网络分配这一约束条件，如下图。 PWR-10MIL 3. 线距部分主要考虑两方面，一是线-线间距，建议采用2W原则，即线间距是2倍线宽，3W很难满足；二是线-Shape间距，同样建议采用2W原则。对于线间距，也可以在Allegro中建立一种约束条件，为所有DDR走线（XNET）分配这样的约束条件，如下图。 DDR-2W 4. 还有一种可能需要的规则，就是区域规则。Allegro中默认的线宽线距都是5mil，在CPU引脚比较密集的时候，这样的规则是无法满足的，这就需要在CPU或DDR芯片周围设定允许小间距，小线宽的区域规则，如下图。 region-rule 第五步，走线 走线就需要注意的内容比较多，这里只做少许说明。 所有走线尽量短 走线不能有锐角 尽量少打过孔 保证所有走线有完整的参考面，地平面或这电源平面都可以，对于交变信号，地与电源平面是等电位的 尽量避免过孔将参考面打破，不过这在实际中很难做到 走完地址线和数据后，务必将DDR芯片的电源脚，接地脚，去耦电容的电源脚，接地脚全部走完，否则在后面绕等长时会很麻烦的 下图是完成的DDR走线，但尚未绕等长。 DDR-Route-Done 第六步，设置等长规则 对于数据线，DDR1/2与DDR3的规则是一致的：每个BYTE与各自的DQS，DQM等长，即DQ0:7与DQS0，DQM。等长，DQ8:15与DQS1，DQM1等长，以此类推。 DDR2数据线等长规则举例 DDR2-Data-Rule DDR3数据线等长规则举例 DDR3-Data-Rule 地址线方面的等长，要特别注意，DDR1/2与DDR是很不一样的。 对于DDR1/2，需要设定每条地址到达同一片DDR的距离保持等长，如下图。 DDR2-Address-Rule 对于DDR3，地址线的等长往往需要过孔来配合，具体的规则均绑定在过孔上和VTT端接电阻上，如下图。可以看到，CPU的地址线到达过孔的距离等长，过孔到达VTT端接电阻的距离也等长。 DDR3-Address-Rule 补充一点，很多时候，地址线的等长要求不严格，这一点我还没有尝试过。在本人设计的这些产品中，地址线，数据线都做了25mil的Relative Propagation Delay的等长规则设定。关于等长规则设定的细节在这里不再赘述，有兴趣的话，可以发邮件给正旗通信（Zencheer Studio）。 第七步，绕等长 完成等长规则的设定后，最后一步也是工作量最大的一步：绕等长。 在这一步，我认为只有一点规则需要注意：尽量采用3倍线宽，45度角绕等长，如下图。 Routing-Tunning 绕等长完成后，最好把DDR相关网络锁定，以免误动。 DDR-Layout-Example 到这里，DDR走线就已经完成了，在本人设计过的三，四十种产品中，都是按照上面的规则与过程完成的，DDR2最高规格是DDR2-800，512MB，DDR3最高规格是DDR3-1600，1GB，都可以很稳定的工作，无论性能还是可靠性，都未曾出过问题。 写下你的评论… 发表评论 DDR内存的布线经验 daniel117daniel1172013-12-03 14:32:361395 目前的嵌入式系统中普通使用DDR内存，有些可以支持DDR2内存，这些系统中PCB LAYOUT成为很关键的环节。LAYOUT不好可能造成系统远行不稳定甚至无法跑起来。以下是本人做硬件设计中的一点经... Altium Designer -- PCB布局与布线 qq_29350001qq_293500012016-06-29 10:59:3714150 关于DDR3布线的一些规范(个人总结) 本规范为个人总结，介绍得比较简单。当然，具体规范不止这么点。写得不好的地方还请见谅。 1. 一、阻抗方面 DDR3要严格控制阻抗，单线50ohm，差分100oh... 天才！90后小伙投资两年战绩震惊整个温州 云裳贸易 · 顶新 DDR Layout Guide-DDR内存布线指导 cpf099cpf0992016-07-26 19:35:02629 在现代高速数字电路的设计过程中，工程师总是不可避免的会与DDR或者DDR2，SDRAM打交道。DDR的工作频率很高，因此，DDR的布线（或者Layout）也就成为了一个十分关键的问题，很多时候，DDR... ddr3 layout guide 2014年10月27日 19:59441KB下载 DDR3 硬件设计和 Layout 设计【中为电子科技工作室】 2015年03月29日 17:46985KB下载 DDR3布线的那些事 kuxiao1991kuxiao19912016-10-10 11:43:165102 DDR3的设计有着严格等长要求，归结起来分为两类（以64位的DDR3为例）： 数据 （DQ,DQS,DQM）：组内等长，误差控制在20MIL以内，组间不需要考虑等长；地址、控制、时钟信号：地址、控制信... DDR3 PCB LAYOUT布线的一些规范 2017年07月27日 14:09612KB下载 DDR布线规则与过程 haozi0_0haozi0_02015-11-10 23:26:291442 转自：http://www.witimes.com/ddr-layout-rules-processes/ 多年前，无线时代（Witimes）发布了一篇文章关于DDR布线指导的一篇文章，当时在网络上... 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PCB layout Guide 2014年07月02日 17:27434KB下载 layout_*的一些注意事项 cuihaoren01cuihaoren012016-06-17 12:56:49476 layout_*的一些注意事项在Android UI的开发中layout_*应该是用的很多的，但其中有很多的坑想必大家也碰到过，今天就来写写自己碰到的！之后如果还有碰到就在添加。layout_widt... DDR Layout Guide-DDR布线规则与过程 cpf099cpf0992016-07-26 19:36:312726 DDR布线通常是一款硬件产品设计中的一个重要的环节，也正是因为其重要性，网络上也有大把的人在探讨DDR布线规则，有很多同行故弄玄虚，把DDR布线说得很难，我在这里要反其道而行之，讲一讲DDR布线最简规... SDRAM和DDR布线指南zz autocaautoca2007-08-30 20:47:002096 发信人: gdtyy (gdtyy), 信区: Embedded标 题: SDRAM和DDR布线指南发信站: 水木社区 (Mon Jun 25 23:34:06 2007), 站内*********... DDR布局布线规则与实例【中为电子科技工作室】 2015年02月04日 20:584.21MB下载 <em>DDR</em>基础知识和PCB布线设计 2018年04月17日 00:00 六层<em>DDR</em>内存PCB <em>layout</em> 立即下载 上传者: jokul_yin 时间: 2010-01-27 综合评分: 3 积分/C币:3 PCB布线设计经验谈-模拟和数字布线的异同 立即下载 上传... cpf099 关注 原创 0 粉丝 0 喜欢 0 评论 0 等级： 1级,点击查看等级说明 访问量： 3370 积分： 36 排名： 193万+ 博主最新文章更多文章 DDR Layout Guide-DDR内存布线指导 文章分类 文章存档 2016年7月2篇 博主热门文章 DDR Layout Guide-DDR布线规则与过程 2725 DDR Layout Guide-DDR内存布线指导 629 联系我们 客服 请扫描二维码联系客服 webmaster@csdn.net 400-660-0108 QQ客服 客服论坛 关于招聘广告服务 百度 ©1999-2018 CSDN版权所有 京ICP证09002463号 经营性网站备案信息 网络110报警服务 中国互联网举报中心 北京互联网违法和不良信息举报中心 0