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Quartus II使用PLL教程

QuartusII

Altera

FPGA

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12页

本教程为作者根据自己的实践经验所写，也具有通用性，通俗易懂，希望开发初学者能够得到帮助。

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SJTU 2017 年 5 月

Quartus II 调用 PLL 模块

Quartus II 系列学习教程三

一、 PLL 简介与应用背景 ..................................................................................... 1

1） PLL 锁相环简介 .......................................................................................... 1

2）应用背景 ...................................................................................................... 1

二、 Quartus II 设置 PLL 的调用 ........................................................................... 2

1）生成 PLL 的 IP 核例化文件 ....................................................................... 2

2）调用 PLL 的 IP 核例化文件 ........................................................................ 8

3） Modelsim_Altera 仿真结果 ......................................................................... 9

一、 PLL 简介与应用背景

1） PLL 锁相环简介

锁相环（PLL: Phase-locked loops）是一种利用反馈（Feedback）控制原理实

现的频率及相位的同步技术，其作用是将电路输出的时钟与其外部的参考时钟保

持同步。当参考时钟的频率或相位发生改变时，锁相环会检测到这种变化，并且

通过其内部的反馈系统来调节输出频率，直到两者重新同步，这种同步又称为“锁

相”。其原理图如下图一：

图一锁相环原理图

其中：

PD：鉴相器

LPF：低通滤波器

VCO：压控振荡器

DIV： DIV 分频器

2）应用背景

从上面的简介我们可以看出，锁相环具有以下的特征：

a) 锁定是无剩余频差；

b) 具有良好的窄带载波跟踪性能；

c) 具有良好的宽带调制跟踪性能；

而在本实验中，由于需要用 Cyclone IV E 系列的 FPGA，来实现 FPGA 中的

UART 通讯协议，而一个稳定的时钟，是稳定通讯的基础和前提。PLL 的使用，

有助于提高 FPGA 中 UART 通讯的正确性、高效性、稳定性等，因此，本实验

需要配置 FPGA 中的 PLL。下面就根据实践当中的步骤来讲一下如何使用

Cyclone IV E 系列 FPGA 中的 PLL 模块。

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SunicYosen

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