VHDL设计数字钟源代码_基于FPGA的多功能时钟VHDL语言 - CSDN文库

设计数字钟

VHDL设计数字钟

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应用时，只需建一个工程，把顶层模块设置为当前程序，其他模块

分别粘贴进去就行

（二）顶层模块

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity clock is

port (

--input

freq:in std_logic;--时钟频率 1HZ

pulse:in std_logic;--用于暂停时钟

set:in std_logic;--用于暂停时钟之后修改时分秒

reset:in std_logic;--用于清零时分秒

sel:in std_logic;--用于暂停之后选择修改时分秒

ringclk:in std_logic;--响铃输入频率

--output

sd0,sd1:buffer std_logic_vector(3 downto 0);

md0,md1:buffer std_logic_vector(3 downto 0);

hd0,hd1:buffer std_logic_vector(3 downto 0);

ring:out std_logic);

end entity clock;

architecture one of clock is

signal a,b,c,d,e,f,g,h,i,j,k,l,m,n,r: std_logic;

signal hour: std_logic_vector(4 downto 0);

component clk_ring

port(

clk:in std_logic;

clock:out std_logic);

end component;

component encode14

port(

clk,reset:in std_logic;

q0,q1,q2:out std_logic);

end component;

component cnt60

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