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用verilog实现任意奇数分频

verilog

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用verilog 实现任意奇数的分频百分之五十的占空比和非百分之五十的占空比均可轻松实现

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在 FPGA 中实现奇数分频

1,设计思想

对于实现占空比为 50%的 N 倍奇数分频，首先进行上升沿触发进行模 N 计数，

计数到某一个值 n 时输出时钟进行翻转，然后再计数（N-1）/2 次，再次进行翻

转得到一个占空比非 50%奇数 n 分频时钟。同理，同时进行下降沿触发的模 N

计数，等计数到 n 时，输出时钟进行翻转，同样再计数（N-1）/2 次，输出时钟

再次翻转生成占空比非 50%的奇数 n 分频时钟。两个占空比非 50%的 n 分频时

钟进行相或运算，即得到占空比为 50%的奇数 N 分频时钟。

2,Verilog 代码

module odd_division(clk,rst_,clkA,clkB,clk_even,count1,count2);

input clk,rst_;

output clkA,clkB;

output clk_even;

output reg[3:0] count1,count2;

reg clkA,clkB;

wire clk_even;

parameter N = 5;//the number you want to divid into

assign clk_even = clkA | clkB;

always @(posedge clk or negedge rst_)

if(! rst_)

begin

count1 <= 1'b0;

clkA <= 1'b0;

end

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juanjuan9

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