![](https://csdnimg.cn/release/download_crawler_static/86328750/bg4.jpg)
29 FSK/BPSK/
HOLD
多功能复用引脚。其功能操作模式由可编程控制寄存器选择。在 FSK
模式时,低电平选择 F1,高电平选择 F2。在 BPSK 模式时,低电平
选择相位 1,高电平选择相位 2。在 CHIRP 模式时, 高电平使能 HOLD
功能, 保持当前频率和停止后的状态。 将管脚电平置低可重起 CHIRP
功能。
30 SHAPED
KEYING
使用此管脚必须在可编程控制寄存器设置此功能。高电平时,在预先
设定的频率下 I 和 Q 通道输出从 0 上升到满幅的信号。低电平时,在
预先设定的频率下 I 和 Q 通道输出从满幅下降到 0 标度的信号。
31,32,37,38,4
4,50,54,60,65
AVDD 连接模拟电路的电压输入。 正常情况下保持对模拟地和数字地 3.3V
的正向压降。
33,34,39,40,4
1,45,46,47,53,
59,62,66,67
AGND
连接模拟电路的回路地。 与数字地具有相同的电位。
36 VOUT
内部高速比较器同相输出引脚。 该引脚在负载 50 ? 的情况下驱动功
率为 10 dBm ,其输出电平与 CMOS 电平兼容。
42 VINP
电压正向输入端。 内部高速比较器的同相输入端。
43 VINN 电压反向输入端。 内部高速比较器的倒相输入端。
48 IOUT1 I 通道单极性电流输出或余弦输出。 (参考图 3.)
49 _____
IOUT1
补充 I 通道单极性电流输出或余弦输出。
51 _____
IOUT2
补充 Q 通道单极性电流输出或正弦输出。
52 IOUT2
Q 通道单极性电流输出或正弦输出。这种模拟输出可以通过接收 12
位数据代替内部正弦数据,允许 AD9854 仿效 AD9852 的 DAC 功能。
55 DACBP
I 和 Q DAC 的公共旁路电容。接一个 0.01uF 的电容到 AVDD 可以改
善谐波失真和杂散性。不接也可以 (会使 SFDR 降低 )。
56 DAC RSET
设置 I 和 Q 通道满电流输出的公共端。建立电阻为 39.9/IOUT (输出
电流)。通常建立电阻在 8K(5mA )到 2K (20mA )。
61 PLL FILTER 为基准时钟倍乘锁相环路滤波器外部零位补偿网络提供连接。零位补
偿网络由一个 1.3 k? 电阻和一个 0.01 μF电容组成。网络的另一端必
须连接模拟电源,并尽可能靠近第 60 脚。为了更好的抑制相位噪声,
通过在控制寄存器( 1EH)设置旁路倍频位,屏蔽掉基准时钟乘法器。
64 DIFF CLK
ENABLE
差分基准时钟使能。 该管脚高电平使能差分时钟输入, REFCLKA 和
REFCLKB (管脚 69 和 68) 。
68 REFCLKA 差分时钟补偿信号 (180 度相位 )。当选定单端信号输入模式用户需要
把该管脚连接到高电平或低电平。它的输入是和基准时钟是相同的信
号电平。
69 REFCLKB 单端基准时钟输入端 (要求 CMOS 逻辑电平 ) 和差分输入信号的一
端。在差分时钟模式下,输入可以是 CMOS 逻辑电平也可以是峰峰值
大于 400mV ,中心直流电平约 1.6V 的方波或正弦波。
70 S/P SELECT
选择串行编程模式(低电平)和并行编程模式(高电平) 。
71 MASTER
RESET
初始化串 /并总线为用户的编程做准备。 设置可编程寄存器为表 7 中的
无操作默认状态值。