VC709开发板详解：PCIe控制与FPGA配置

本文主要针对VC709开发板的PCIE控制电路进行深入解析。VC709是一款高性能FPGA开发板，采用XC7VX690T-FFG1761作为核心芯片，具有出色的I/O性能。该板支持Gen3 x8的PCIe标准，PCIe时钟通过边缘连接器输入，经过AC耦合到FPGA，具体连接到AB8针脚（PCIE_CLK_Q0_P）和AB7针脚（_N）。 FPGA的17个I/O BANKs，每个包含50个用户IO引脚，均为高性能Bank，工作电压不超过1.8V。9个GTHquad提供了四个GTH收发器，用于高速数据传输。开发板的各个Bank被分配了不同的功能模块，如Bank0负责FPGA配置，Bank37-39和31-33用于连接两个DDR3控制器接口，Bank19-36则支持FMC_HPC接口，Bank17负责SFP+控制命令接口等。 关于FPGA配置，文章提到两种主要方式：JTAG配置和主并模式。JTAG模式是快速但非持久的配置方法，配置数据在电源关闭时丢失，每次上电都需要重新配置。而主并模式（BPIFLASH）则更为稳定，配置文件存储在Flash中，断电后保持，上电后自动加载。模式选择可通过拨码开关SW11进行切换，如主并模式010和JTAG模式101。 关键的控制信号包括INIT_B（初始化信号），当FPGA配置开始时变为低，配置结束后恢复高，通过外部LED指示。还有PROG_B输入信号，用于触发FPGA的重新配置过程，当其拉低500ns后，FPGA进入配置状态，配置完成后，DONE信号变为高，LED DS10亮起，表明配置完成。 本文详细分析了VC709开发板的PCIe控制电路设计，以及FPGA的不同配置模式，这对于理解该开发板的工作原理、优化系统性能和进行硬件调试具有重要意义。