VLSI测试方法学：并行故障模拟与可测性设计

"该资源是关于并行故障模拟在VLSI(超大规模集成电路)测试中的应用，来源于国科大的模式识别课程2018期末试题。内容涉及到故障注入、故障表构造、输入激励的应用以及如何通过比较测试响应来检测故障。此外，还提到了故障等效与支配的概念，以及在模拟前简化故障表的方法。" 在VLSI测试方法学中，故障模拟是一种关键的技术，用于评估和验证集成电路的可靠性。在这个案例中，电路共有10根线，因此存在20个可能的stuck-at故障，每个故障都可能导致线路固定在0或1状态。故障表被用来记录这些故障情况，第1行列出所有可能的故障，第1列描述了每条线的逻辑关系和正常情况下的信号值，而其余列则展示了在各种故障情况下信号的变化。 当一个特定的输入激励施加到设计模型上（例如1010abcd），根据输入值、门的逻辑关系和故障状态，计算出相应的输出值，即测试响应。通过对比无故障和有故障时的测试响应，可以确定哪些故障是可以被检测到的。例如，在给定的输入激励下，只有故障a/0，f 1/1，f 3/0和f /1的测试响应有所不同，因此这些故障是可检测的。 在实际操作中，利用故障等效与支配的关系可以简化故障模拟的过程。这通常涉及将某些故障组合在一起，因为它们在测试响应中产生的效果是相同的，从而减少需要分析的故障数量。 此外，书中还涵盖了更广泛的VLSI测试方法学和可测性设计，包括数字电路的描述和模拟、组合电路和时序电路的测试生成、扫描和边界扫描技术、IDDQ测试、随机和伪随机测试原理，以及内建自测试（BIST）等。这些内容对于理解和优化集成电路的测试流程至关重要，同时也为学术研究和工业实践提供了宝贵的指导。 这本书不仅是集成电路设计、制造、测试和应用领域专业人士的重要参考，也是高等教育中高年级学生和研究生学习相关专业知识的理想教材。通过深入学习，读者能够掌握电路测试和分析的基础知识，进一步提升在VLSI设计和测试领域的专业技能。