基于传输管逻辑的低功耗全加器电路设计

“低功耗全加器的电路设计 (2008年)”是一篇发表在浙江大学学报(理学版)上的论文，由张爱华和夏银水撰写。该研究提出了一种基于传输管逻辑的新颖低功耗全加器设计，旨在通过优化电路结构来降低功耗和减小毛刺。论文使用了TsMC 0.24微米CMOS工艺进行了PSPICE模拟，并在3.3V和1.8V电源电压下对比了所设计全加器与其他已发表全加器的性能，结果显示在功耗方面有显著改进。 正文： 全加器是数字逻辑电路中的基本组件，用于执行二进制数的加法操作，它不仅考虑输入位的值，还考虑进位信号。在传统的全加器设计中，由于逻辑门的组合，可能会产生短暂的毛刺信号，这些毛刺会增加功耗并可能影响电路的稳定性。张爱华和夏银水的研究针对这一问题，提出了一种基于传输管逻辑的低功耗全加器设计。 传输管逻辑，也称为传递门逻辑，是一种互补金属氧化物半导体（CMOS）技术中的逻辑实现方法。它利用传输门（pass transistor）来控制信号的流动，这种逻辑的优点在于其开关活动较低，因此功耗相对较小。在本文提出的全加器中，电路结构被设计为对称，这有助于平衡电路延迟，减少毛刺的产生。对称结构可以确保所有路径的延迟相近，从而有效地抑制了毛刺的产生。 通过采用TsMC 0.24微米的CMOS工艺，研究者能够模拟和评估设计的性能。这种工艺提供了更小的特征尺寸，可以进一步降低功耗和提高运算速度。PSPICE（Professional SPICE）是一种广泛使用的电路模拟软件，可以精确预测电路在实际条件下的行为。 根据PSPICE模拟的结果，新设计的全加器在3.3V电源电压下相比于其他已发表的设计，功耗降低了58.3%，而在1.8V电源电压下，降低幅度更是达到了60.8%。这是一个显著的改进，表明该设计在低功耗应用领域具有巨大的潜力，尤其是在便携式电子设备和嵌入式系统中，这些设备通常对电源效率有着严格的要求。 这篇论文贡献了一种创新的低功耗全加器设计方案，它通过优化电路结构和采用传输管逻辑，实现了功耗的有效降低。这项工作对于未来低功耗数字电路设计的发展具有重要的参考价值，尤其是对于追求能效和性能平衡的集成电路设计者来说。