2019年版Tessent Scan和ATPG用户手册

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"tessent scan and ATPG User's Mannual (atpg_gd March 2019)" 是一份2019年3月发布的关于Tessent Scan和ATPG工具的用户手册，主要涵盖了扫描（scan）和自动测试模式生成（Automatic Test Pattern Generation, ATPG）的操作流程和技术原理。在扫描测试（Scan Testing）中，Tessent Scan是一种广泛应用的解决方案，它通过将设计中的逻辑门转换为扫描链，使测试向量能够输入到设计中，以便进行功能验证和故障检测。该技术的关键在于如何有效地插入和提取扫描数据，以及如何生成能够覆盖所有可能故障的测试模式。手册可能会详细解释如何配置扫描结构、设置扫描选项，以及如何运行扫描测试以诊断电路中的缺陷。 ATPG是集成电路测试的重要组成部分，用于生成能够揭露设计中潜在故障的测试模式。Tessent ATPG工具利用逻辑综合和故障模型来生成这些测试模式。用户手册可能会深入讨论故障模型（如STuck-at、Transition、Path Delay等），并指导用户如何定义故障覆盖率目标，设置故障仿真和模式压缩参数，以及如何分析和优化测试结果。文档中还提到，由于在Web浏览器中查看PDF可能导致某些链接无法正常工作，建议使用HTML格式以获得完整的导航体验。此外，该文档强调了知识产权的重要性，指出只有原始接收者才能复制此文档，并且必须遵守非授权使用和分发专有信息的限制。手册还提醒读者，其中的信息可能随产品更新而发生变化，因此在使用时，应直接咨询Mentor Graphics以获取最新的规格和信息。Mentor Graphics的产品销售和许可条件都写入了书面协议，用户在使用产品时需遵循这些协议的条款。这份Tessent Scan和ATPG用户手册是理解并有效运用这两种测试工具的重要参考资料，涵盖了从基本操作到高级策略的全面内容，对于电子设计自动化（EDA）领域的工程师来说，是提升测试效率和产品质量的必备指南。

Table of Contents

March 2019

Tessent® Scan and ATPG User’s Manual, v2019.1

Standard OCC Schematic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 636

OCC With Capture Enable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 646

Clock Control Operation Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 646

Timing Diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 649

Standard OCC With IJTAG Interface. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 650

The Parent OCC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 652

The Child OCC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 654

Tessent OCC Insertion. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 656

Inserting the OCC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 656

occ.dft_spec . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 657

post_dft_insertion_procedure.tcl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 658

OCC Insertion When Using an Existing Clock as the test_clk DFT Signal. . . . . . . . . . . . 658

Core OCC Recommendation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 660

Appendix A

Clock Gaters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 665

Basic Clock Gater Cell . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 665

Two Types of Embedding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 667

Non-DRC Violation Clock Gater Embedding (Type-A) . . . . . . . . . . . . . . . . . . . . . . . . . . 668

Potential DRC Violation Clock Gater Embedding (Type-B) . . . . . . . . . . . . . . . . . . . . . . . 669

Type-B Scan Chain Tracing Failures (T3 Violations) . . . . . . . . . . . . . . . . . . . . . . . . . . . 669

Scan Cell Data Captures When Clocks are Off . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 670

Driving LE Flops With Type-B Clock Gaters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 670

Cascaded Clock Gaters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 672

Level-2 Clock Gater . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 672

Example Combinations of Cascaded Clock Gaters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 672

Clock Gater Configuration Support Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 673

Appendix B

State Stability Issues. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 675

Display of State Stability Data. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 675

State Stability Data Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 676

State Stability Examples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 679

Example 1 — Basic Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 682

Example 2 — Multiple Cycles in Load_unload Prior to Shift . . . . . . . . . . . . . . . . . . . . . . 685

Example 3 — Drc_pattern Reporting for Pulse Generators . . . . . . . . . . . . . . . . . . . . . . . . 687

Example 4 — Single Post Shift . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 688

Example 5 — Single Post Shift with Cycles Between Main and Post Shift . . . . . . . . . . . 689

Example 6 — Cycles After Apply Shift Statement in Load_unload . . . . . . . . . . . . . . . . . 691

Example 7 — No Statements in Load_unload Prior to Apply Shift. . . . . . . . . . . . . . . . . . 693

Example 8 — Basic with Specified Capture Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 693

Example 9 — Setting Stability Check to Off and All_shift . . . . . . . . . . . . . . . . . . . . . . . . 694

Example 10 — Pin Constraints, Test_setup, and State Stability . . . . . . . . . . . . . . . . . . . . 695

Example 11 — Single Pre Shift . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 696

Example 12 — Basic with Enhanced Stability Check for NCPs . . . . . . . . . . . . . . . . . . . . 698

Tessent® Scan and ATPG User’s Manual, v2019.1

March 2019

List of Figures

Figure 1-1. Top-Down Design Flow Tasks and Products . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

Figure 2-1. Design Before and After Adding Scan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

Figure 2-2. Scan Representation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

Figure 2-3. Example of Partitioned Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

Figure 2-4. Wrapper Chains Added to Partition A . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

Figure 2-5. Manufacturing Defect Space for a Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

Figure 2-6. Internal Faulting Example. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

Figure 2-7. Single Stuck-At Faults for AND Gate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

Figure 2-8. IDDQ Fault Testing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

Figure 2-9. Transition Fault Detection Process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

Figure 2-10. Fault Selection Cone . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

Figure 2-11. Fault Detection Process. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

Figure 2-12. Path Sensitization Example. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

Figure 2-13. Example of Unused Fault in Circuitry . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

Figure 2-14. Example of Tied Fault in Circuitry . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

Figure 2-15. Example of Blocked Fault in Circuitry . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

Figure 2-16. Example of Redundant Fault in Circuitry . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

Figure 3-1. Generic Scan Cell . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

Figure 3-2. Generic Mux-DFF Scan Cell Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . 90

Figure 3-3. LSSD Master/Slave Element Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

Figure 3-4. Dependently-clocked Mux-DFF/Shadow Element Example . . . . . . . . . . . . . . . 91

Figure 3-5. Independently-clocked Mux-DFF/Shadow Element Example . . . . . . . . . . . . . . 92

Figure 3-6. Mux-DFF/Copy Element Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

Figure 3-7. Generic Scan Chain. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

Figure 3-8. Scan Group - Two Scan Inputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

Figure 3-9. Scan Group - One Scan Input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

Figure 3-10. Scan Clocks Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

Figure 3-11. Mux-DFF Replacement. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96

Figure 3-12. Design Before Flattening . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

Figure 3-13. Design After Flattening. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

Figure 3-14. 2x1 MUX Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

Figure 3-15. LA, DFF Example. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

Figure 3-16. TSD, TSH Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102

Figure 3-17. PBUS, SWBUS Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102

Figure 3-18. Equivalence Relationship Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

Figure 3-19. Example of Learned Logic Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

Figure 3-20. Example of Implied Relationship Learning . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

Figure 3-21. Forbidden Relationship Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

Figure 3-22. Dominance Relationship Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

Figure 3-23. Bus Contention Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

List of Figures

March 2019

Tessent® Scan and ATPG User’s Manual, v2019.1

Figure 3-24. Bus Contention Analysis. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

Figure 3-25. Simulation Model with Bus Keeper . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

Figure 3-26. Constrained Values in Circuitry . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

Figure 3-27. Forbidden Values in Circuitry. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

Figure 3-28. Blocked Values in Circuitry . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

Figure 3-29. Programmable Clock Chopper . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114

Figure 4-1. Structural Combinational Loop Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119

Figure 4-2. Loop Naturally-Blocked by Constant Value. . . . . . . . . . . . . . . . . . . . . . . . . . . . 119

Figure 4-3. Cutting Constant Value Loops . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

Figure 4-4. Cutting Single Multiple-Fanout Loops . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

Figure 4-5. Loop Candidate for Duplication . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121

Figure 4-6. TIE-X Insertion Simulation Pessimism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121

Figure 4-7. Cutting Loops by Gate Duplication . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122

Figure 4-8. Cutting Coupling Loops . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123

Figure 4-9. Sequential Feedback Loop . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

Figure 4-10. Test Logic Added to Control Asynchronous Reset . . . . . . . . . . . . . . . . . . . . . 125

Figure 4-11. Test Logic Added to Control Gated Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126

Figure 4-12. Tri-state Bus Contention . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127

Figure 4-13. Requirement for Combinationally Transparent Latches. . . . . . . . . . . . . . . . . . 128

Figure 4-14. Example of Sequential Transparency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129

Figure 4-15. Clocked Sequential Scan Pattern Events . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130

Figure 4-16. Clock Divider . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132

Figure 4-17. Example Pulse Generator Circuitry . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132

Figure 4-18. Long Path Input Gate Must Go to Gates of the Same Type . . . . . . . . . . . . . . . 133

Figure 4-19. Design with Embedded RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135

Figure 4-20. RAM Sequential Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137

Figure 5-1. Generic Usage of Tessent Scan on a Synthesized Netlist. . . . . . . . . . . . . . . . . . 145

Figure 5-2. The Inputs and Outputs of Tessent Scan. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147

Figure 5-3. A Generic Representation of a Scan Element Object . . . . . . . . . . . . . . . . . . . . . 151

Figure 5-4. Single Bit Scan Element . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

Figure 5-5. Multi-Bit Scan Element . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

Figure 5-6. Scan Element Memory with Sub-Chains / Segments . . . . . . . . . . . . . . . . . . . . . 153

Figure 5-7. Unwrapped Core Versus Wrapped Core. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156

Figure 5-8. Test Logic Insertion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161

Figure 5-9. Child On-Chip Controller Logic Schematic . . . . . . . . . . . . . . . . . . . . . . . . . . . . 176

Figure 5-10. Child On-Chip Controller Logic Schematic, no Clock-Gater. . . . . . . . . . . . . . 176

Figure 5-11. Simple Example of Two Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186

Figure 5-12. Scan Insertion Flow for Unwrapped Core . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194

Figure 5-13. Scan Insertion Flow for Wrapped Core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198

Figure 6-1. Uncontrollable and Unobservable Circuitry . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208

Figure 6-2. AND Control Point . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209

Figure 6-3. OR Control Point . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209

Figure 6-4. Observe Point Sharing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211

Figure 6-5. Test Point Analysis & Insertion Starting With a Gate-Level Netlist . . . . . . . . . 212

Figure 6-6. Test Point Sharing Across Power Domains . . . . . . . . . . . . . . . . . . . . . . . . . . . . 242

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2019年版Tessent Scan和ATPG用户手册

Tessent Scan and ATPG User's Manual

JTAG Boundary Scan

Tessent TestKompress User's Manual

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