![](https://csdnimg.cn/release/download_crawler_static/11106401/bg14.jpg)
List of Figures
20
March 2019
Tessent® Scan and ATPG User’s Manual, v2019.1
Figure 3-24. Bus Contention Analysis. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
Figure 3-25. Simulation Model with Bus Keeper . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
Figure 3-26. Constrained Values in Circuitry . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
Figure 3-27. Forbidden Values in Circuitry. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
Figure 3-28. Blocked Values in Circuitry . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
Figure 3-29. Programmable Clock Chopper . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
Figure 4-1. Structural Combinational Loop Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
Figure 4-2. Loop Naturally-Blocked by Constant Value. . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
Figure 4-3. Cutting Constant Value Loops . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
Figure 4-4. Cutting Single Multiple-Fanout Loops . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
Figure 4-5. Loop Candidate for Duplication . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
Figure 4-6. TIE-X Insertion Simulation Pessimism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
Figure 4-7. Cutting Loops by Gate Duplication . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
Figure 4-8. Cutting Coupling Loops . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
Figure 4-9. Sequential Feedback Loop . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
Figure 4-10. Test Logic Added to Control Asynchronous Reset . . . . . . . . . . . . . . . . . . . . . 125
Figure 4-11. Test Logic Added to Control Gated Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
Figure 4-12. Tri-state Bus Contention . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
Figure 4-13. Requirement for Combinationally Transparent Latches. . . . . . . . . . . . . . . . . . 128
Figure 4-14. Example of Sequential Transparency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
Figure 4-15. Clocked Sequential Scan Pattern Events . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130
Figure 4-16. Clock Divider . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132
Figure 4-17. Example Pulse Generator Circuitry . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132
Figure 4-18. Long Path Input Gate Must Go to Gates of the Same Type . . . . . . . . . . . . . . . 133
Figure 4-19. Design with Embedded RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
Figure 4-20. RAM Sequential Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137
Figure 5-1. Generic Usage of Tessent Scan on a Synthesized Netlist. . . . . . . . . . . . . . . . . . 145
Figure 5-2. The Inputs and Outputs of Tessent Scan. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147
Figure 5-3. A Generic Representation of a Scan Element Object . . . . . . . . . . . . . . . . . . . . . 151
Figure 5-4. Single Bit Scan Element . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152
Figure 5-5. Multi-Bit Scan Element . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152
Figure 5-6. Scan Element Memory with Sub-Chains / Segments . . . . . . . . . . . . . . . . . . . . . 153
Figure 5-7. Unwrapped Core Versus Wrapped Core. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
Figure 5-8. Test Logic Insertion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161
Figure 5-9. Child On-Chip Controller Logic Schematic . . . . . . . . . . . . . . . . . . . . . . . . . . . . 176
Figure 5-10. Child On-Chip Controller Logic Schematic, no Clock-Gater. . . . . . . . . . . . . . 176
Figure 5-11. Simple Example of Two Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186
Figure 5-12. Scan Insertion Flow for Unwrapped Core . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194
Figure 5-13. Scan Insertion Flow for Wrapped Core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198
Figure 6-1. Uncontrollable and Unobservable Circuitry . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208
Figure 6-2. AND Control Point . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209
Figure 6-3. OR Control Point . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209
Figure 6-4. Observe Point Sharing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211
Figure 6-5. Test Point Analysis & Insertion Starting With a Gate-Level Netlist . . . . . . . . . 212
Figure 6-6. Test Point Sharing Across Power Domains . . . . . . . . . . . . . . . . . . . . . . . . . . . . 242