分块归零Turbo译码器：设计与性能提升

"分块归零处理Turbo译码器设计与实现.pdf" 本文主要探讨了在 Turbo 译码器设计中采用分块归零处理的策略，以解决传统 Turbo 译码器在高数据速率和低延迟要求下面临的挑战。Turbo 码，自1993年由C.贝努等人提出以来，因其出色的纠错性能，在多个通信系统中得到广泛应用，如WCDMA、CDMA2000和TD-SCDMA等。然而，由于迭代译码的复杂性，Turbo 码在需要快速响应的系统中可能存在较大的延迟问题。 降低 Turbo 译码延迟的技术通常分为两种：简化译码算法和优化译码结构。简化算法牺牲一部分复杂度来换取较低的延迟，而优化结构则倾向于采用并行译码，通过并行处理多个子块来缩短总延迟。并行译码虽然能显著降低延迟，但可能会导致纠错性能下降。为缓解这一问题，一些研究者提出在相邻子块之间设置重叠比特，但这会增加译码效率的损失。 本文提出的分块归零处理方案，针对并行译码中的性能损失，提供了一种新的解决思路。该方案无需在子块间设置重叠比特，而是通过帧分裂和归零编码处理，使得码字适应分块并行译码的结构特性。这样做的好处在于： 1. 保持了较高的译码吞吐率，尤其是在短码块长时，避免了重叠比特带来的性能损失，提高了处理效率。 2. 分块归零处理确保了译码单元内部状态度量的初始值为确定值，增强了SISO（Soft Input Soft Output）子处理器间的独立性，降低了FPGA实现的复杂度。 3. 在迭代译码过程中，由于编码结构特性，分块归零方法能够更快地收敛，进一步减少了延迟。 在实际的FPGA设计和仿真中，分块归零处理的 Turbo 译码器表现出了良好的性能和较低的实现复杂度，这为高数据速率、高可靠性通信系统提供了更具优势的选择。通过这种方式，不仅保持了 Turbo 码的优秀纠错性能，还显著改善了并行译码的效率和实时性，满足了对低延迟有严格要求的通信应用场景的需求。因此，分块归零处理对 Turbo 译码器的优化设计具有重要的理论和实践价值。