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《数字逻辑电路》实验讲义 基于 Minisys 平台 版本 1.2
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图 2-3 项目类型
因为不需要增加源文件,所以 Add source 窗口点击 Next(但 Target Language 选择
Verilog)。
不增加 IP 核,所以 Add Existing IP 窗口点击 Next。
不增加约束文件,所以 Add Constraints 窗口点击 Next。
按图 2-4 选择器件为 xc7a100tfgg484-1。点击 Next。
图 2-4 选择器件
可以看到如图 2-5 所示的新项目概览。点击 Finish。