合肥工业大学FPGA作业：组合与时序逻辑电路设计

"该资源是合肥工业大学的一份FPGA作业，涵盖了组合逻辑电路设计和时序逻辑电路设计。其中，组合逻辑部分展示了四选一数据选择器的设计与测试，而时序逻辑部分则涉及到了四位移位寄存器的实现。" 在FPGA设计中，组合逻辑电路和时序逻辑电路是两个核心概念。 组合逻辑电路设计通常涉及无记忆性的电路，其输出仅取决于当前的输入状态，不依赖于之前的输入历史。在提供的示例中，四选一数据选择器是一个典型的组合逻辑器件。它根据两个选择信号（SEL）的二进制值从四个输入（in0, in1, in2, in3）中选择一个数据输出（OUT）。当EN信号为高时，选择器才会正常工作；否则，输出被强制为0。在Verilog语言中，`always @(SEL or EN or in0 or in1 or in2 or in3)`块定义了敏感列表，意味着当这些信号中的任何一位发生变化时，内部逻辑将重新计算。`case`语句用于根据SEL的值选择相应的输入。 测试平台（testbench）用于验证组合逻辑设计的功能。`timescale`指令用于设定时间精度，`module testbench`定义了测试平台模块，其中包含了各种输入信号的初始化和变化过程。通过实例化（instance）muxm1调用四选一数据选择器模块，并模拟不同的输入和选择条件，以验证其正确性。 时序逻辑电路设计则涉及到有记忆功能的电路，它们的输出不仅取决于当前输入，还与之前的电路状态有关。例子中的四位移位寄存器由四个D触发器构成，每个触发器的输出连接到下一个触发器的输入，形成一个串行数据传输路径。在上升沿（posedge）到来时，D触发器会捕获D输入的值并将其存储在Q输出。在Verilog中，`always @(posedge CLK)`块表示在时钟边沿触发事件。代码中，`reg[`width-1:0] Q`定义了一个宽度为4的寄存器，用于存储4位数据。在实际应用中，移位寄存器常用于数据的存储和位移操作。 这份作业通过这两个实例，让学生掌握如何在FPGA中设计和验证组合逻辑和时序逻辑电路，从而提升他们的数字逻辑设计能力。