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2、RF & BB PLL 频率综合器
图 4-1
参考时钟输入后,分别进入 3 个独立的 PLL(如图 4-1 所示),分别为 T/RX 频
率综合器、基带 PLL 提供参考时钟源。3 个 PLL 需各自进行校准。
A)TX、RX PLL 的锁定
在 FDD 模式下,TX 和 RX 的 PLL 可工作在不同频率下,它们同时开启;TDD 模
式下,TX 和 RX 的 PLL 根据收发情况轮流开启。
一般的 TDD 模式工作状态按照 Rx-ALERT-Tx-ALERT-Rx 跳转,基带通过跳转
TXNRX 信号来控制 TX、RX 状态的跳转,当 TXNRX 从 0 跳变到 1 时,RX PLL 关闭,TX
PLL 开启并进行重新校准锁定,反之 TX PLL 关闭,RX PLL 开启并重新校准锁定。TDD 模
式下每次 PLL 校准锁定的时间大概为 45us~60us 左右。
不过假如系统每次收发帧所使用的载波频率不变,则不需每次打开 TX 或 RX 时
重新进行校准,而沿用上一次的校准值。此时需要在一次校准过后将寄存器中的 VCO
Cal 比特关闭,这样可以明显得缩短信号收发之前,频率综合器的稳定时间。
B)Fast Lock 模式
假如你的系统需要在多个频点上工作,则可以使用 Fast Lock 模式,它支持保存
多个频点的频率控制字,使得频率变化是,PLL 的锁定时间更短。然而这种模式 TX 和
RX 分别最多只能保存 8 个频点,还是有一点局限性。
五、器件校准
AD9361 的校准及其校验方式简介如下表 5-1 所示: