![](https://csdnimg.cn/release/download_crawler_static/87763523/bg4.jpg)
①例如第一个字节为 0XAA(1010-1010),BIT0=1,BIT1=0,BIT2=1
②对于 Master 配置模式,CCLK 仅在 INIT_B 拉高后才会驱动,直到 DONE 输出高电平,否
则 CCLK 为高阻态。
8、SelectMAP 配置模式
SelectMap 模式是一种 8 位、16 位或 32 位并行配置模式,每个配置时钟周期内有多位配置
数据下载到 FPGA 内。在对配置速度要求较高的一些应用场合,一般采用 SelectMap 配置方
式。
SelectMap 配置方式所需引脚如下
连接方式: