CMOS存储器地址译码器开路故障检测与容错设计

"CMOS存储器中地址译码器的开路故障及测试 (2000年)" 在本文中，作者刘建都和张安堂深入探讨了CMOS（互补金属氧化物半导体）存储器中地址译码器的开路故障问题。地址译码器是存储器的关键组成部分，它的主要作用是根据输入的地址信号选择并激活特定的存储单元。在CMOS技术中，地址译码器通常由NMOS和PMOS晶体管组成，这些晶体管的开路故障可能导致存储器功能异常。 首先，文章介绍了存储器测试的挑战，特别是对于高集成度和大面积的CMOS存储器，测试难度增加。推进测试法是一种常见的存储器测试策略，通过读写操作遍历所有存储单元来查找故障。然而，这种线性算法的复杂度与存储单元的数量成正比，如3N、6N和9N测试算法。 接着，作者对地址译码器的开路故障进行了分类，分为两类：无选中和多选中。在无选中故障中，译码器没有选择任何存储单元，导致某个地址对应的单元始终处于非激活状态；在多选中故障中，译码器错误地选择了多个存储单元，使得多个单元同时被激活。在NMOS存储器中，这两种故障可以被传统的测试算法有效地检测出来。 然而，当涉及到CMOS存储器时，情况变得复杂。由于CMOS结构的特性，某些开路故障可能不会表现为固定的0或1，因此不能简单地通过传统算法检测。作者指出，这一类开路故障的测试方法需要特殊设计。他们提出了一个专门针对这类故障的测试方案，通过特定的测试向量和序列来检测这些难以捉摸的故障。 此外，为了提高系统可靠性，作者还提出了一种容错性设计方案。这种方案的目标是在检测到开路故障后，能够通过冗余设计或其他补偿机制确保系统的正常运行，即使存在故障也能维持存储器的基本功能。 这篇论文对于理解CMOS存储器中地址译码器的故障特性和开发更有效的测试策略具有重要意义。通过识别和解决这些复杂故障，可以提高存储器的测试覆盖率和整体系统的可靠性，这对于现代电子设备的设计和制造至关重要。