基于数组分块的FPGA高级综合编译优化算法：46%延时降低

本文主要探讨的是"基于数组分块的FPGA高级综合编译优化算法"这一领域的研究。FPGA（Field-Programmable Gate Array，现场可编程门阵列）作为一种高度灵活的硬件平台，其高级综合是设计过程中关键的一环，特别是在处理矩阵运算这类计算密集型任务时，如何提高存储并行性以减少延迟和资源消耗是亟待解决的问题。作者针对这个问题，提出了一个创新的编译优化算法。 算法的核心思想是在LLVM（Low-Level Virtual Machine，低级虚拟机）编译器架构的基础上进行操作。它首先对矩阵应用中的访存密集型数组进行分块，这是为了将连续的数据访问分散到多个并行区域，从而提升数据处理的并行度。接着，算法会对矩阵乘法等迭代过程的迭代空间进行合并，消除不必要的数据重复访问，进一步优化数据流。 通过与AutoESL（Automatically Embedded System Level）循环展开算法的实验对比，作者展示了在确定最佳分块数量的情况下，该算法能够显著降低矩阵乘法电路的平均延迟，达到46%，同时资源使用量也平均下降了39%。这表明，基于数组分块的高级综合编译优化策略对于降低FPGA设计的复杂性和效率有着显著的效果。 研究团队由张茉莉博士、杨海钢教授、崔秀海副研究员以及李园强研究实习员组成，他们分别在计算机辅助设计、专用集成电路设计和大规模集成电路自动化系统设计等领域有所专长。他们的工作不仅对FPGA设计者具有实际指导意义，也为高级综合技术的发展提供了新的思路。 总结来说，这篇论文的主要贡献在于提出了一种创新的编译优化方法，通过有效地利用FPGA的并行特性，减少了矩阵应用的延迟和资源消耗，这对于高性能、高效率的FPGA设计具有重要的理论价值和实践意义。此外，该研究还为后续在FPGA高级综合领域的优化算法设计提供了有价值的研究基础。