静态SRAM簇板级互连边界扫描测试研究

"边界扫描SRAM簇板级互连测试研究" 本文主要探讨了在现代电子系统设计中，边界扫描技术在VLSI（超大规模集成电路）和ASIC（专用集成电路）测试中的应用及其挑战。虽然边界扫描技术已经成为测试的重要手段，但非边界扫描器件依然占据很大比例，尤其是在复杂的电路设计中。由于某些功能无法完全集成，非边界扫描器件如分离的逻辑器件或通用集成电路依然广泛使用，这些器件通常不支持边界扫描。因此，由边界扫描和非边界扫描器件组成的混合电路板的测试是当前板级测试技术面临的主要问题。 随机存取存储器（RAM）作为电子系统中的核心组件，其重要性不言而喻。然而，由于成本和设计复杂性，尤其是在静态RAM（SRAM）中，边界扫描结构的集成并不常见，也不能简单地被其他器件替代。SRAM分为动态（DRAM）和静态两种类型，本文关注的是静态SRAM。 为了应对这一挑战，作者提出了一种针对SRAM簇的板级互连测试策略。首先，建立了SRAM簇的电路模型和互连故障模型，然后引入了“虚拟数据通道”测试方法，该方法可以有效检测多驱动冲突以及控制线、地址线和数据线之间的板级互连故障。通过优化的测试向量生成算法，可以生成简洁且具有高故障覆盖率的测试序列。这些测试序列简化了测试过程，同时减少了测试时间和资源消耗。 文献[1]提出了一种用于检测RAM输入/输出完整性的测试序列，通过写入特定的走步"1"测试向量并读回数据来验证。文献[2]则关注于数据线和地址线的互连故障检测，提供了相应的测试条件。这两篇文献的思路为本文的测试条件合并和故障检测提供了基础。 该研究聚焦于解决由边界扫描和非边界扫描器件共同构成的电路板的测试问题，特别是针对SRAM簇的互连故障检测。通过创新的测试方法和算法，可以更有效地进行板级测试，提高测试效率，确保系统的可靠性和稳定性。这项工作对于提升电子产品的质量和降低维护成本具有重要意义。