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By Lhk in cd 2023/05/09
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iii. 链路建立:代码同步、对齐通道、建立链路,该部分为重点内容:
a) 代码组同步(CGS)
这个阶段可以理解使得每个信道找到正确的 10b 码,确保接收机数据
接收正确。具体工作步骤如下:
1. 时钟芯片发出 SYSREF 信号(这个 SYSREF 信号发出命令可由
FPGA 告诉时钟芯片), 接收机 FPGA 收到这个脉冲信号后,拉低
SYNC~信号(应该是默认低的)并发送给 ADC。
2. ADC 收到 SYNC~拉低的信号后,将会一直发送 K 码(K28.5)。
3. 此时接收端 RX 此时不停移动 bit 位,保证收到 K 码。
4. 当 RX 接收到 4 个无错误的 K 码之后,表明实现了 RX 同步,此
时将 SYNC~拉高。(如果一直没有找到正确的 K 码,将会一直停
在 CGS 阶段)
5. 结束之后进入 ILAS 阶段。
b) 初始化通道对齐(ILAS)
这个阶段将多个通道对齐,也就是为了解决信道偏移问题。在 CGS 阶
段中,RX 端已经识别到了 bit 和 byte 的边界,但是 RX 仍然存在信道偏