Vivado 2013.4教程：创建新的FPGA工程

"Vivado设计流程手册 - 依元素科技有限公司Xilinx全球合作伙伴" 这篇文档主要介绍了如何使用Vivado 2013.4版本创建一个新的工程，特别是针对一个简单的实验案例，详细阐述了Vivado的设计流程。Vivado是Xilinx公司的一款综合型的硬件描述语言(HDL)设计工具，它支持从项目创建到硬件实现的全过程。 首先，启动Vivado 2013.4可以通过桌面快捷方式或者从开始菜单的Xilinx Design Tools子目录下找到。一旦打开软件，用户会看到一个欢迎界面，从这里开始新建工程。点击"Create New Project"图标，启动新建工程向导。 在向导的第二步，用户需要输入工程的名称和选择存储位置，并勾选"Create project subdirectory"，这样会在指定的路径下自动生成一个独立的工程文件夹。值得注意的是，工程名和路径不应包含中文和空格，通常建议使用字母、数字和下划线组合。 接下来，用户需选择"RTL Project"，即寄存器传输级项目，表示我们将使用HDL代码（如Verilog或VHDL）来描述硬件设计。同时，勾选"Donot specify sources at this time"，意味着在创建工程时暂时不添加设计源文件。 第四步，根据实际的FPGA开发板选择相应的器件。例如，如果使用的是Xilinx的KC705开发板，那么在本例中应选择Artix-7系列的XC7A100TCSG324-2器件，包括Family（系列）、Subfamily（子系列）、Package（封装）和Speedgrade（速度等级）等参数都需要正确配置。 最后，确认选择的器件信息无误后，点击"Finish"完成工程的创建。这将生成一个空白的Vivado工程界面，用户可以在此基础上添加设计源文件，进行逻辑设计，仿真，综合，实现和生成比特流等后续步骤。 这个过程是Vivado设计的基础，对于初次使用者来说至关重要，因为它确保了工程配置的正确性，为后续的硬件设计提供了良好的起点。通过这种方式，开发者可以逐步构建复杂的设计，并利用Vivado的强大功能来优化和验证他们的FPGA项目。